[發明專利]重疊溝槽式柵極半導體組件及其制作方法

有效

• 申請號: 201010210234.0
• 申請日: 2010-06-22
• 公開（公告）號: CN102299108A
• 公開（公告）日: 2011-12-28
• 發明（設計）人: 林偉捷;葉人豪;楊國良;林家福
• 申請（專利權）人: 茂達電子股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/768;H01L27/088;H01L23/528
• 代理公司: 北京市浩天知識產權代理事務所 11276
• 代理人: 劉云貴

1.一種制作重疊溝槽式柵極半導體組件的方法，其特征在于，包含，

提供一半導體基底，該半導體基底包含一上表面與一相對的下表面，其中該半導體基底的該上表面具有多個淺溝槽，且該多個淺溝槽的表面覆蓋一第一絕緣層，而該多個淺溝槽中填滿一第一導電層；

移除位于各該淺溝槽中的部分該第一導電層與部分該第一絕緣層以及其下方的部分該半導體基底，以形成多個深溝槽，其中各該深溝槽是位于各該淺溝槽中的該第一導電層之間；

于該半導體基底的上方以及于該多個深溝槽的表面覆蓋一第二絕緣層；

于該多個深溝槽中填滿一第二導電層；

于任兩個相鄰的該多個淺溝槽之間形成多個第一源極接觸插塞，貫穿該第一絕緣層與該第二絕緣層；以及

于該半導體基底的該上表面形成一源極金屬層，其中該源極金屬層電性連接該第二導電層與該多個第一源極接觸插塞。

2.如權利要求1所述的制作重疊溝槽式柵極半導體組件的方法，其特征在于，形成該多個深溝槽的方法包含，

定義出該多個深溝槽，且于該半導體基底的上方形成一第三絕緣層，以暴露出該第一導電層；

蝕刻該第一導電層至暴露出該第一絕緣層；

于暴露出的該第一導電層的側壁形成一保護間隙壁，用于保護該第一導電層；以及

移除暴露出的該第一絕緣層以及其下方的該半導體基底，以形成該多個深溝槽。

3.如權利要求1所述的制作重疊溝槽式柵極半導體組件的方法，其特征在于：于形成該多個第一源極接觸插塞的步驟前，該方法另包含于該第二絕緣層與該第二導電層上覆蓋一第四絕緣層。

4.如權利要求1所述的制作重疊溝槽式柵極半導體組件的方法，其特征在于，于填滿該第一導電層的步驟與形成該多個深溝槽的步驟之間，該方法另包含于任兩個相鄰的該多個淺溝槽間的該半導體基底中形成一基體摻雜區以及一源極摻雜區，其中該源極摻雜區是位于該基體摻雜區的上方。

5.如權利要求1所述的制作重疊溝槽式柵極半導體組件的方法，其特征在于，于形成該多個第一源極接觸插塞的步驟前，該方法另包含于該基體摻雜區中形成一源極接觸摻雜區。

6.如權利要求1所述的制作重疊溝槽式柵極半導體組件的方法，其特征在于，于形成該多個第一源極接觸插塞的步驟后，該方法另包含于該半導體基底的該下表面形成一漏極金屬層。

7.如權利要求1所述的制作重疊溝槽式柵極半導體組件的方法，其特征在于，于形成該多個第一源極接觸插塞的步驟后，該方法另包含于該半導體基底的該上表面形成一柵極金屬層，且該柵極金屬層電性連接該第一導電層。

8.如權利要求1所述的制作重疊溝槽式柵極半導體組件的方法，其特征在于，該多個第一源極接觸插塞是通過一鎢工藝形成。

9.一種重疊溝槽式柵極半導體組件，其特征在于，包含，

一半導體基底，具有一上表面與一相對的下表面，且該半導體基底具有一第一導電類型；

多個淺溝槽，設置于該半導體基底的該上表面；

一第一導電層，設置于該多個淺溝槽中；

一第一絕緣層，設置于該多個淺溝槽的表面，用以將該第一導電層與該半導體基底電性隔離；

多個深溝槽，分別設置于各該淺溝槽中，且延伸至各該淺溝槽下方的半導體基底中；

一第二導電層，填滿該多個深溝槽；

一第二絕緣層，設置于該半導體基底的該上表面以及該多個深溝槽的表面，用以將該第二導電層與該第一導電層以及該半導體基底電性隔離；

一源極金屬層，設置于該第二絕緣層與該第二導電層上，且電性連接該第二導電層；

一柵極金屬層，設置于該第二絕緣層上，且電性連接該第一導電層；以及

一漏極金屬層，設置于該半導體基底的該下表面。

10.如權利要求9所述的重疊溝槽式柵極半導體組件，其特征在于，另包含一保護間隙壁，設置于該第一導電層與該第二導電層之間，用以調整該第一導電層與該第二導電層間的電容。

11.如權利要求9所述的重疊溝槽式柵極半導體組件，其特征在于，另包含一第三絕緣層，設置于該第一導電層與該第二絕緣層之間。