[發(fā)明專利]一種異步迭代的多位整型乘法器及其計算方法

無效

• 申請?zhí)枺?/td>: 201010204727.3
• 申請日: 2010-06-18
• 公開（公告）號: CN101866278A
• 公開（公告）日: 2010-10-20
• 發(fā)明（設計）人: 劉怡俊
• 申請（專利權）人: 廣東工業(yè)大學
• 主分類號: G06F7/523
• 分類號: G06F7/523
• 代理公司: 廣州粵高專利商標代理有限公司 44102
• 代理人: 林麗明

1.一種異步迭代的多位整型乘法器，包括一個用于存放被乘數(shù)的寄存器R1，一個用于存放乘數(shù)和中間計算值的移位寄存器R2，一個用于進行迭代加法的加法器A1，移位寄存器R2在移位信號R2_CLK的作用下向右移動移位；寄存器R1和R2都與初始化信號Req連接；

其特征在于：還包括一個用于檢測乘數(shù)高位零的個數(shù)，從而動態(tài)改變迭代乘法器累加次數(shù)的加法循環(huán)次數(shù)控制器，所述加法循環(huán)次數(shù)控制器通過移位信號R2_CLK與移位寄存器R2連接。

2.根據(jù)權利要求1所述的異步迭代的多位整型乘法器，其特征在于所述循環(huán)次數(shù)控制器包括一個八分頻電路、一個八位移位寄存器、或門連接電路；以及一個選擇器與門；

所述八分頻電路輸入端與加法時鐘信號連接，其輸出端與八位移位寄存器連接；

或門連接電路包括八個八輸入或門和七個二輸入或門，所述八個八輸入或門的輸入端與乘數(shù)的每個數(shù)位連接；每一個八輸入或門的輸出端分別與一個二輸入或門和八位移位寄存器連接；所述八位移位寄存器與選擇器與門連接；

所述選擇器與門的輸入端為CLK_add信號輸入端和CLK_shif信號輸入端，所述CLK_add信號為一個時鐘周期可以滿足一次64位的加法運算；CLK_shif信號為不需要做加法運算時，一個時鐘周期滿足一次移位操作；所述選擇器與門的輸出端分別連接移位信號R2_CLK輸出端和64分頻器，所述64分頻器的輸出端為結果信號端Ack。

3.根據(jù)權利要求2所述異步迭代的多位整型乘法器的計算方法，先是掃描乘數(shù)MR，產(chǎn)生部分積，然后將部分積進行累加，最后得到結果；其特征在于：還通過一個循環(huán)次數(shù)控制器檢測乘數(shù)高位零的個數(shù)，從而動態(tài)改變迭代乘法器累加的次數(shù)。

4.根據(jù)權利要求3所述的異步迭代的多位整型乘法器的計算方法，其特征在于：乘法器將64位的乘數(shù)MR按照8位一組分為8組，用一個八輸入或門檢測該組是否都為0；用Zg(i)，i＝0..6表示；

Do(i)表示需不需要對第i組進行迭代加法運算，Do(i)的邏輯關系為：Do(i)＝Do(i+1)|Zg(i)，其中i＝0..6，|表示邏輯或；Do(7)＝Zg(7)；

如果對于第i組，Do(i)＝1，那么當j＜i，Do(j)都為1；即如果一組需要進行迭代運算，比它低位的部分積都需要進行迭代運算；

如果對于第i組，Do(i)＝0，那么當j＞i，Do(j)都為0；即如果發(fā)現(xiàn)某個i，第一次出現(xiàn)Do(i)＝0，迭代加法運算就結束了；

移位寄存器R2的移位信號R2_CLK的間隔時間由選擇與門控制；如果需要做迭代加法運算，時間間隔為CLK_add，一個時鐘周期可以滿足一次64位的加法運算；如果不需要做加法運算，時間間隔為CLK_shif，一個時鐘周期滿足一次移位操作；CLK_shif時鐘周期是CLK_add時鐘周期的1/20；

Do7..Do0都被放在一個八位移位寄存器內；乘法器每做完一組的運算，CLK/8使得八位移位寄存器向右邊移一位；如果八位移位寄存器的最低位為1表示乘數(shù)的下一組仍然需要運算，R2_CLK為CLK_add；

如果Do7..Do0移位寄存器最低位為0，表示乘數(shù)的下一組以及其它高位的組都為0，不需要再做迭代加法運算，運算結果經(jīng)過多次正確的移位后即可輸出，移位寄存器R2的移位信號R2_CLK為CLK_shif；

如果R2_CLK出現(xiàn)了64個時鐘脈沖，表示運算結束；64分頻器將Ack置為1。