[發(fā)明專利]應(yīng)力測試方法和測試裝置

有效

• 申請?zhí)枺?/td>: 201010198524.8
• 申請日: 2010-06-07
• 公開（公告）號: CN101923141A
• 公開（公告）日: 2010-12-22
• 發(fā)明（設(shè)計(jì)）人: K·B·阿加瓦爾;N·哈比布;J·D·海斯;J·G·麥西;A·W·斯特朗
• 申請（專利權(quán)）人: 國際商業(yè)機(jī)器公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;G01R31/26
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 于靜;楊曉光

技術(shù)領(lǐng)域

本發(fā)明一般地涉及集成電路芯片測試，具體地說，涉及對半導(dǎo)體器件進(jìn)行應(yīng)力測試的方法和裝置。

背景技術(shù)

在半導(dǎo)體技術(shù)可靠性領(lǐng)域的歷史上，對半導(dǎo)體器件進(jìn)行應(yīng)力測試的方法是：首先從晶片切割一測試器件，將其安裝在載體上，然后將其與其他器件一起插入大型溫度室內(nèi)，其中為被測器件(DUT)接上適當(dāng)施加的電源。通常在各讀出間對DUT一次施加數(shù)天和數(shù)周的應(yīng)力。為了測試，一次一個地取下DUT并將DUT放在測試器上。

當(dāng)前技術(shù)水平已發(fā)展到通常使用與晶片探測器相關(guān)的相對簡單的設(shè)備在晶片上對器件施加應(yīng)力和執(zhí)行測試。通常以高得多的條件施加應(yīng)力，從而對每個器件施加數(shù)分鐘到數(shù)小時的應(yīng)力，并在對器件施加應(yīng)力期間連續(xù)獲得讀數(shù)，或至少在施加應(yīng)力過程中頻繁獲得讀數(shù)。此方案要求一次只能對晶片上的一個器件施加應(yīng)力。另外，使用目前可用于晶片級測試的相對簡單的測試器，只能對少數(shù)器件(通常為1個DUT，但有時為2到4個DUT)施加應(yīng)力和進(jìn)行測試。由于每個芯片上被施加應(yīng)力和測試的器件數(shù)相對較少，因此所收集的數(shù)據(jù)量太少而無法表征跨DUT的任何實(shí)際統(tǒng)計(jì)變化。

近幾年，已可使用多個探測頭，原則上允許一次測量2到16個芯片。但是由于其成本、設(shè)置時間以及性能相對較差(至少對于4個探頭以上的情況)，所以對于上述問題而言，多個探頭并非最優(yōu)的解決方案。因此，多個探頭并未得到廣泛認(rèn)可。因此，對于每個具有特定機(jī)械配置的芯片，僅對一個或兩個DUT執(zhí)行應(yīng)力測試。

負(fù)偏壓溫度不穩(wěn)定性(NBTI)改變了測試工藝。隨著CMOS?PFET晶體管數(shù)目的增多，NBTI已成為非常重要的CMOS?PFET晶體管故障測試機(jī)制。由于移除應(yīng)力后發(fā)生的迅速松弛并且由于隨著器件變窄，位移變化迅速增大(即使平均位移正常也是如此)，因此加大了理解所述機(jī)制的難度。最近，設(shè)計(jì)了允許使用常規(guī)測試設(shè)備測量單個器件短至10-100納秒的松弛時間的電路(參見例如共同擁有的美國專利申請第12/061077號[代理案號AUS920070812US1])。但是，這些方法沒有解決跨DUT的變化。參見共同受讓人Visweswariah的美國專利第7,111,260號以及C.Visweswariah、K.Ravindran、K.Kalafala、S.G.Walker和S.Narayan的論文“First-order?incremental?block-based?statistical?timing?analysis(基于一階增量塊的統(tǒng)計(jì)時序分析)”(設(shè)計(jì)自動化會議(DAC)，加利福尼亞州圣地亞哥，第331-336頁，2004年6月)。

在測試時需要這樣的能力：對給定芯片上的所有DUT并行施加應(yīng)力(以使施加應(yīng)力時間較短)，然后測試該芯片上的單個DUT，同時使該芯片上的其他器件處于應(yīng)力之下以避免返回松弛狀態(tài)。

發(fā)明內(nèi)容

本發(fā)明涉及一種在不需要任何附加或?qū)Ｓ迷O(shè)備的情況下，允許對多個半導(dǎo)體器件DUT并行施加應(yīng)力，然后在其余DUT處于應(yīng)力狀態(tài)的情況下單獨(dú)地測試DUT的方法和裝置。

具體地說，提供了一種電路，其使能對晶體管或線路元件中的多個DUT并行施加應(yīng)力以通過連續(xù)測試一次獲得大量器件的統(tǒng)計(jì)數(shù)據(jù)。

在一個相關(guān)方面，本發(fā)明包括片上多路復(fù)用電路，所述電路允許針對多個被測器件的各個方面(例如，諸如Vt之類的器件參數(shù))并行施加應(yīng)力，但允許在其余DUT處于應(yīng)力狀態(tài)的情況下單獨(dú)測試一DUT。

因此，根據(jù)本發(fā)明的一個方面，提供了一種用于測試在半導(dǎo)體晶片內(nèi)形成的多個晶體管器件的特性的測試裝置，所述測試裝置包括：

一個或多個第一導(dǎo)體，其通過允許或阻止信號傳導(dǎo)到所述多個晶體管器件中的每個晶體管器件的第一端子的一個或多個第一開關(guān)器件而與所述第一端子相連；

一個或多個第二導(dǎo)體，其通過允許或阻止信號傳導(dǎo)到所述多個晶體管器件中的每個晶體管器件的第二端子的一個或多個第二開關(guān)器件而與所述第二端子相連；

一個或多個第三導(dǎo)體，其通過允許或阻止信號傳導(dǎo)到所述多個晶體管器件中的每個晶體管器件的第三端子的一個或多個第三開關(guān)器件而與所述第三端子相連；以及

在所述晶片中配置的控制電路，其用于生成信號以同時控制所述一個或多個第一開關(guān)器件、所述一個或多個第二開關(guān)器件以及所述一個或多個第三開關(guān)器件的激活，以使得信號能夠在預(yù)定時間和以預(yù)定持續(xù)時間在相應(yīng)的每個所述第一、第二和第三端子處傳導(dǎo)到每個所述晶體管器件，所述信號提供用于在所述多個晶體管器件中的每個晶體管器件處施加應(yīng)力的配置；以及