[發明專利]一種生成GOLD序列的方法及裝置

有效

• 申請號: 201010198475.8
• 申請日: 2010-06-11
• 公開（公告）號: CN102281116B
• 公開（公告）日: 2017-02-01
• 發明（設計）人: 朱志輝;胡均浩;徐翼;陳美艷
• 申請（專利權）人: 重慶重郵信科通信技術有限公司
• 主分類號: H04J13/10
• 分類號: H04J13/10
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種生成GOLD序列的方法，其特征在于，包括：

步驟1、使用兩個31級反饋移位寄存器分別保存x₁序列和x₂序列的31個初始比特值；

步驟2、當已獲得的x₁序列和x₂序列長度大于或等于N_C時，將移位寄存器中保存的位數不低于N_C的x₁序列與相同位x₂序列比特并行異或生成相應的c(n)；

步驟3、利用反饋移位寄存器中的31個x₁序列比特并行計算得到x₁序列的后續28個比特，利用反饋移位寄存器中的31個x₂序列比特并行計算得到x₂序列的后續28個比特；

步驟4、將已獲得的x₁序列及x₂序列的高31位分別順序存放到相應反饋移位寄存器中；

重復執行步驟2～4，直到生成M_PN個c(n)序列比特位。

其中，所述c(n)序列為所需計算的GOLD序列，x₁序列和x₂序列為計算GOLD序列所需的兩個最大長度線性碼序列，N_C為一個根據需求設定的起始值，M_PN為所需計算的c(n)序列的長度。

2.根據權利要求1所述的一種生成GOLD序列的方法，其特征在于，所述步驟2包括：

如果反饋移位寄存器中保存的x₁序列和x₂序列中位數高于N_C的比特個數小于28，將反饋移位寄存器中保存的x₁序列和x₂序列中位數高于N_C的比特分別進行緩存；

如果反饋移位寄存器中保存的x₁序列和x₂序列中位數高于N_C的比特個數大于或等于28，將反饋移位寄存器高28位所保存的x₁序列和x₂序列分別與緩存的x₁序列和x₂序列進行拼接，將拼接得到的x₁序列的低28位與x₂序列的低28位進行并行異或計算獲得c(n)序列相應位，拼接后的x₁序列和x₂序列剩余比特分別進行緩存。

3.根據權利要求1所述的一種生成GOLD序列的方法，其特征在于，所述步驟2包括：

如果反饋移位寄存器中保存的x₁序列和x₂序列中位數高于N_C的比特個數小于28，將反饋移位寄存器中保存的x₁序列和x₂序列中位數高于N_C的比特進行并行異或計算獲得c(n)序列相應位；

否則將反饋移位寄存器高28位所保存的x₁序列和x₂序列進行并行異或計算獲得c(n)序列相應位。

4.一種生成GOLD序列的裝置，其特征在于，包括：

兩個31級反饋移位寄存器Register1和Register2；x₁序列計算模塊，x₂序列計算模塊，c(n)序列計算模塊；緩存器1和緩存器2；

其中，所述x₁序列計算模塊，x₂序列計算模塊，c(n)序列計算模塊分別包括28個異或計算單元；

所述Register1用于保存x₁序列，分別與所述x₁序列計算模塊和所述緩存器1相連接，發送Register1中保存的x₁序列給所述x₁序列計算模塊和所述緩存器1；

所述Register2用于保存x₂序列，分別與所述x₂序列計算模塊和所述緩存器2相連接，發送Register2中保存的x₂序列給所述x₂序列計算模塊和所述緩存器2；

所述x₁序列計算模塊對Register1發送的數據進行28路并行異或計算并將計算結果反饋到所述Register1；

所述x₂序列計算模塊對Register2發送的數據進行28路并行異或計算并將計算結果反饋到所述Register2；

所述緩存器1和所述緩存器2分別與所述c(n)序列計算模塊連接，發送x₁序列和x₂序列到所述c(n)序列計算模塊；

所述c(n)序列計算模塊將所述緩存器1和所述緩存器2發送過來的x₁序列與x₂序列的對應比特位進行并行異或得到相應的c(n)序列比特位。