[發明專利]在PCIExpress上啟用基于ID的流的方法和裝置

有效

• 申請號: 201010194859.2
• 申請日: 2010-05-27
• 公開（公告）號: CN101901205A
• 公開（公告）日: 2010-12-01
• 發明（設計）人: A·辛格豪爾;D·哈利曼
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 錢慰民;袁逸

技術領域

本發明涉及互連領域，尤其涉及在PCIExpress上啟用基于ID的流。

背景技術

計算機系統包括大量組件和元件。這些組件經常經由總線或互連耦合。以往，輸入/輸出(I/O)設備通過被稱為外設部件互連(PCI)的傳統多站式并行總線架構耦合在一起。近來，被稱為PCIExpress(PCIe)的新一代I/O總線已被用來通過利用一系列物理層通信協議來促進設備間更快速的互連。

PCIE架構包括在設備間通信的分層協議。例如，物理層、鏈路層和事務處理層(transaction?layer)構成PCIE協議棧。PCIe鏈路是圍繞被稱為巷道(lane)的串行點對點連接的專用單向對建立的。設備之間的鏈路包括某一數量的巷道，例如1、2、16、32等。當前的PCIE規范，即基本規范2.0，可從http://www.pcisig.com/specifications/pciexpress/獲得。

已創立傳統PCIe定序規則以實現制造者-消費者編程模型。在這種模型下，需要從特定設備讀出以促成在其之前產生的寫入。這種編程模型確保某一存儲器位置X的讀出將總是獲得寫入到該存儲器位置的最近數據。

然而，這種定序需求造成來自一個請求流的請求(具有同一請求方和同一目的地的讀或寫事務序列)干擾另一獨立的請求。這種干擾可能造成嚴重的性能瓶頸。當讀請求是等待時間敏感的，如果未提交的請求被阻塞在已提交的請求之后，那么這個問題是尤為嚴重的。

附圖說明

本發明以示例示出并且不旨在受附圖的限制。

圖1示出包括串行點對點互連以連接計算機系統中的I/O設備的系統的實施例。

圖2示出分層協議棧的一個實施例。

圖3示出存儲器定序邏輯的一個實施例。

圖4示出包括基于ID的定序標志的數據包的實施例。

圖5示出定序表的一個實施例。

圖6示出啟用基于設備ID的流的流程圖的實施例。

具體實施方式

在下面的說明中給出許多具體細節，例如具體互連、具體數據包/消息、數據包/消息中的具體字段和位置、邏輯/高速緩存的具體位置等，以提供對本發明的透徹理解。然而對本領域內技術人員顯而易見地，實現本發明不必采用這些具體細節。在其它實例中，例如高速緩存邏輯/應用、外設部件互連Express(PCIe)消息收發協議、事務中的PCIe字段/數據包以及其它PCIe基本實現的公知組件或方法未被詳細描述以防不必要地遮蓋本發明。

本文描述的方法和裝置用于在PCIe上啟用基于ID的流。具體地說，開關中排隊的請求的旁路是參照(因信用(credits)或例如頁錯的其它事件)遲延(stall)的已提交請求討論的。然而，啟用基于ID的流的方法和裝置不受此限，因為它們可實現在例如任意輸入/輸出設備或其它計算機組件的任何集成電路設備上或關聯于任何集成電路設備，以及與任意類型的串行點對點互連結合。

串行點對點分層的協議鏈路/互連

參見圖1，示出了包括經由串行鏈路耦合于控制器中樞的設備的系統的實施例。系統100包括處理器105和耦合于控制器中樞115的系統存儲器110。處理器105包括任何處理元件，例如微處理器、主處理器、嵌入式處理器、協處理器或其它處理器。處理器105通過前端總線(FSB)106耦合于控制器中樞115。在一個實施例中，FSB?106是如下文所述的串行點對點互連。

系統存儲器110包括任何存儲設備，例如隨機存取存儲器(RAM)、非易失(NV)存儲器或可由系統100中的設備訪問的其它存儲器。系統存儲器110通過存儲器接口116耦合于控制器中樞115。存儲器接口的示例包括雙倍數據率(DDR)存儲器接口、雙通道DDR存儲器接口和動態RAM(DRAM)存儲器接口。

在一個實施例中，控制器中樞115是外設部件互連Express(PCIe或PCIE)互連分層結構的根中樞或根控制器。控制器中樞115的示例包括芯片組、存儲器控制器中樞(MCH)、北橋、互連控制器中樞(ICH)、南橋以及根控制器/中樞。通常術語芯片組指兩個物理上分開的控制器中樞，即耦合于互連控制器中樞(ICH)的存儲器控制器中樞(MCH)。