[發(fā)明專利]移位緩存器電路

有效

• 申請?zhí)枺?/td>: 201010193391.5
• 申請日: 2010-05-27
• 公開（公告）號: CN101853705A
• 公開（公告）日: 2010-10-06
• 發(fā)明（設計）人: 蔡宗廷
• 申請（專利權）人: 友達光電股份有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28;G09G3/36
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 陶海萍

1.一種移位緩存器電路，用以提供多個柵極信號至多個柵極線，所述移位緩存器電路包含多級移位緩存器，所述多級移位緩存器的一第N級移位緩存器包含：

一上拉單元，電連接于所述多個柵極線的一第N柵極線，用來根據(jù)一驅動控制電壓與一第一時鐘以上拉所述多個柵極信號的一第N柵極信號；

一輸入單元，電連接于所述上拉單元與所述多級移位緩存器的一第(N-1)級移位緩存器，用來將所述第(N-1)級移位緩存器所產生的一第(N-1)柵極信號輸入為所述驅動控制電壓；

一儲能單元，電連接于所述上拉單元與所述輸入單元，用來儲存所述驅動控制電壓；

一放電單元，電連接于所述儲能單元，用來根據(jù)一第二時鐘與一第三時鐘對所述驅動控制電壓執(zhí)行交互下拉運作；以及

一下拉單元，電連接于所述第N柵極線，用來根據(jù)所述第二時鐘與所述第三時鐘對所述第N柵極信號執(zhí)行交互下拉運作；

其中，所述第一時鐘的脈沖升緣、所述第二時鐘的脈沖升緣與所述第三時鐘的脈沖升緣依序錯開。

2.根據(jù)權利要求1所述的移位緩存器電路，其特征在于，所述第一時鐘的高準位脈沖、所述第二時鐘的高準位脈沖與所述第三時鐘的高準位脈沖不互相重疊。

3.根據(jù)權利要求1所述的移位緩存器電路，其特征在于，所述儲能單元包含：

一電容，電連接于所述輸入單元與所述第N柵極線之間。

4.根據(jù)權利要求1所述的移位緩存器電路，其特征在于，所述上拉單元包含一晶體管，所述晶體管包含：

一第一端，用來接收所述第一時鐘；

一柵極端，電連接于所述輸入單元以接收所述驅動控制電壓；以及

一第二端，電連接于所述第N柵極線；

其中，所述晶體管為N型薄膜晶體管或N型場效晶體管。

5.根據(jù)權利要求1所述的移位緩存器電路，其特征在于，所述輸入單元包含一晶體管，所述晶體管包含：

一第一端，電連接于所述第(N-1)級移位緩存器以接收所述第(N-1)柵極信號；

一柵極端，電連接于所述第一端；以及

一第二端，電連接于所述儲能單元、所述上拉單元與所述放電單元；

其中，所述晶體管為N型薄膜晶體管或N型場效晶體管。

6.根據(jù)權利要求1所述的移位緩存器電路，其特征在于，所述輸入單元包含一晶體管，所述晶體管包含：

一第一端，電連接于所述第(N-1)級移位緩存器以接收所述第(N-1)柵極信號；

一柵極端，用來接收一第四時鐘；以及

一第二端，電連接于所述儲能單元、所述上拉單元與所述放電單元；

其中，所述晶體管為N型薄膜晶體管或N型場效晶體管，所述第一時鐘的高準位脈沖、所述第二時鐘的高準位脈沖、所述第三時鐘的高準位脈沖與所述第四時鐘的高準位脈沖不互相重疊。

7.根據(jù)權利要求6所述的移位緩存器電路，其特征在于，所述輸入單元還包含：

一電容，電連接于所述晶體管的柵極端與所述晶體管的第二端之間。

8.根據(jù)權利要求1所述的移位緩存器電路，其特征在于：

所述放電單元包含：

一第一晶體管，包含：

一第一端，電連接于所述儲能單元；

一柵極端，用來接收所述第二時鐘；以及

一第二端，用來接收一第一低電源電壓；以及

一第二晶體管，包含：

一第一端，電連接于所述第一晶體管的第一端；

一柵極端，用來接收所述第三時鐘；以及

一第二端，用來接收所述第一低電源電壓；以及所述下拉單元包含：

一第三晶體管，包含：

一第一端，電連接于所述第N柵極線；

一柵極端，用來接收所述第二時鐘；以及

一第二端，用來接收高于所述第一低電源電壓的一第二低電源電壓；以及

一第四晶體管，包含：

一第一端，電連接于所述第三晶體管的第一端；

一柵極端，用來接收所述第三時鐘；以及

一第二端，用來接收所述第二低電源電壓；

其中，所述第一晶體管、所述第二晶體管、所述第三晶體管與所述第四晶體管為N型薄膜晶體管或N型場效晶體管。