[發明專利]一種條碼糾錯譯碼裝置

有效

• 申請號: 201010188890.5
• 申請日: 2010-06-01
• 公開（公告）號: CN101854180A
• 公開（公告）日: 2010-10-06
• 發明（設計）人: 胡倫育;王賢福;蔡小丹;黃建新
• 申請（專利權）人: 福建新大陸電腦股份有限公司
• 主分類號: H03M13/15
• 分類號: H03M13/15
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 何青瓦;李慶波

1.一種條碼糾錯譯碼裝置，其特征在于，包括：

碼表存儲模塊，存儲表示符號字符與碼字對應關系的碼表；

碼字提取模塊，根據所述碼表利用接收的符號字符獲取初始碼字；

RS糾錯碼解碼器，對所述初始碼字進行RS糾錯處理，以獲取正確碼字；

譯碼模塊，根據所述碼表利用所述正確碼字獲取正確符號字符，并對所述正確符號字符進行譯碼來獲得條碼信息；

其中，所述RS糾錯碼解碼器包括：

先進先出緩沖器，用于緩沖接收的初始碼字；

伴隨式計算電路，用于根據所述初始碼字計算伴隨式；

刪除位置多項式計算電路，用于根據所述初始碼字的刪除位置計算刪除位置多項式，

修正伴隨式計算電路，根據所述伴隨式和所述刪除位置多項式計算修正伴隨式；

關鍵方程求解電路，根據所述修正伴隨多項式和所述刪除位置多項式計算錯誤位置多項式和錯誤多項式；

錢搜索電路，根據錯誤位置多項式計算錯誤位置多項式的根，以獲得錯誤位置；

錯誤值計算電路，根據錯誤多項式和刪除位置多項式計算錯誤/刪除位置多項式，根據錯誤/刪除位置多項式以及所述錯誤位置利用Forney公式計算出錯誤值和刪除值；

第一加法器，緩沖的所述初始碼字經所述第一加法器與所述錯誤值和刪除值相加，從而獲得所述正確碼字；

其中，所述刪除位置多項式計算電路和所述伴隨式計算電路并行設置。

2.根據權利要求1所述的條碼糾錯譯碼裝置，其特征在于，所述伴隨式計算電路包括：

數據存儲器，至少包括2t個內存地址，用于存儲2t個數據單元；

乘法器，用于依次將從所述數據存儲器讀出的第i個內存地址的數據單元與αⁱ相乘，以獲取相乘結果，其中i為整數，1≤i≤2t；

第二加法器，用于依次將所述相乘結果與輸入到所述伴隨式計算電路的N個初始碼字中的第j+1個初始碼字r_N-1-j相加，以獲取相加結果，并將所述相加結果保存至所述數據存儲器的第i個內存地址，其中j為對所述數據存儲器的全部2t個內存地址進行讀取的次數，j為整數，1≤j≤N-1，其中在初始化時將所述數據單元設置成所述伴隨式計算電路接收到的N個初始碼字中的第1個初始碼字r_N-1。

3.根據權利要求2所述的條碼糾錯譯碼裝置，其特征在于，所述數據存儲器為雙口數據存儲器，包括讀地址端口、寫地址端口、讀取端口以及寫入端口，其中所述讀地址端口輸入的讀地址首先指向所述2t個內存地址中的第1個內存地址，每個時鐘周期加1，直至經歷2t個時鐘周期，從而遍歷所述2t個內存地址；所述寫地址端口輸入的寫地址首先指向所述2t個內存地址中的第1個內存地址，每個時鐘周期加1，直至經歷2t個時鐘周期，從而遍歷所述2t個內存地址；所述讀取端口用于讀取所述讀地址指向的內存地址內的數據；所述寫入端口向所述寫地址指向的內存地址寫入數據。

4.根據權利要求3所述的條碼糾錯譯碼裝置，其特征在于，所述數據存儲器進一步包括：控制器，用于控制所述讀地址端口、所述寫地址端口、所述讀取端口以及所述寫入端口的工作。

5.根據權利要求4所述的條碼糾錯譯碼裝置，其特征在于，所述控制器判斷所述寫地址或所述讀地址是否指向第2t+1個內存地址，若判斷結果為“是”，則所述控制器控制所述寫地址或所述讀地址指向所述第1個內存地址。

6.根據權利要求4所述的RS糾錯碼解碼器，其特征在于，所述控制器判斷所述j是否等于N-1，若判斷結果為“是”，則從所述2t個內存地址中分別得到伴隨式。

7.根據權利要求2所述的條碼糾錯譯碼裝置，其特征在于，所述α對應于不同標準取值為不同的常數。

8.根據權利要求2所述的條碼糾錯譯碼裝置，其特征在于，在初始化時將所述數據單元設置成所述RS糾錯碼解碼器接收到的第1個碼字r_N-1。