[發明專利]異常處理方法、系統及片外邏輯器件和芯片

無效

• 申請號: 201010187251.7
• 申請日: 2010-05-31
• 公開（公告）號: CN101853192A
• 公開（公告）日: 2010-10-06
• 發明（設計）人: 蘇健;何穎天;孟慶峰
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F11/07
• 分類號: G06F11/07
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

技術領域

本發明涉及通信技術領域，尤其涉及一種異常處理方法、系統及片外邏輯器件和芯片。

背景技術

目前隨著科學技術的發展，集成電路板上的電子元器件數目越來越多，如各種芯片以及片外邏輯器件(如，現場可編程門陣列FPGA(Field?Programmable?Gate?Array))等。通過各電子元器件之間的通信，集成電路板可實現一定的功能。其中為了更好地進行芯片和片外邏輯器件如FPGA之間的通信，一般需要在兩者之間配置數據傳輸模塊，如串行-解串行器SerDes等，以在兩者之間進行數據傳輸。在芯片端的集成電路板上配置有芯片端DerDes，在FPGA端的集成電路板上配置有FPGA端SerDes，芯片通過芯片端SerDes和FPGA端SerDes與FPGA連接。

其中，SerDes主要用于芯片內外的數據傳輸。數據發送過程中，SerDes將芯片內部的并行數據轉換成模擬的串行數據發送到芯片外部；數據接收過程中，SerDes將芯片外部的模擬串行數據轉換成并行數據接收到芯片內部。由于其傳輸帶寬高，傳輸距離長，因而得到了廣泛的應用。

在實現上述使用的過程中，發明人發現現有技術中至少存在如下問題：

數據傳輸模塊如SerDes在應用過程中可能會出現異常，該異常可能發生在芯片端SerDes中，也可能發生在FPGA端SerDes中，從而影響數據傳輸。FPGA端SerDes的異常可以快速檢出，并通過復位FPGA端的SerDes來執行異常處理。但是，當芯片端SerDes作為發送端發生異常時會導致FPGA端SerDes接收異常，但此時芯片端SerDes作為發送端并不能立刻知道FPGA端SerDes接收異常，而只能通過高層軟件的告警處理來復位芯片端SerDes，這樣就造成異常處理的延時較長，使業務受到較大的影響。

發明內容

本發明的實施例提供一種異常處理方法、系統及片外邏輯器件和芯片，以縮短芯片端數據傳輸模塊異常處理的延時。

本發明的實施例采用如下技術方案：

一種異常處理方法，包括：

接收來自芯片端數據傳輸模塊的異常信號；

當確定在第一預設時間內持續接收來自所述芯片端數據傳輸模塊的異常信號時，確定所述芯片端數據傳輸模塊發生異常；

向芯片發送中斷信號，以便所述芯片根據所述中斷信號復位所述芯片端數據傳輸模塊。

本發明實施例還提供了一種異常處理方法，包括：

當檢測到芯片端數據傳輸模塊輸出異常信號時，向片外邏輯器件發送來自所述芯片端數據傳輸模塊的異常信號；

接收來自所述片外邏輯器件的中斷信號，所述中斷信號為所述片外邏輯器件響應于所述異常信號而發出的；

根據所述中斷信號復位所述芯片端數據傳輸模塊。

一種邏輯器件，包括：

接收單元，用于接收來自芯片端數據傳輸模塊的異常信號；

確定單元，用于當確定在第一預設時間內持續接收來自所述芯片端數據傳輸模塊的異常信號時，確定所述芯片端數據傳輸模塊發生異常；

發送單元，用于向芯片發送中斷信號，以便所述芯片根據所述中斷信號復位所述芯片端數據傳輸模塊。

一種芯片，包括：

檢測單元，用于檢測芯片端數據傳輸模塊是否輸出異常信號；

發送單元，用于向片外邏輯器件發送來自所述芯片端數據傳輸模塊的異常信號；

接收單元，用于接收來自所述片外邏輯器件的中斷信號，所述中斷信號為所述片外邏輯器件響應于所述異常信號而發出的；

復位單元，用于根據所述中斷信號復位所述芯片端數據傳輸模塊。

一種異常處理系統，包括：

片外邏輯器件，用于接收來自芯片端數據傳輸模塊的異常信號，當確定在第一預設時間內持續接收來自所述芯片端數據傳輸模塊的異常信號時，確定所述芯片端數據傳輸模塊發生異常，并向芯片發送中斷信號，以便所述芯片根據所述中斷信號復位所述芯片端數據傳輸模塊；

芯片，用于檢測芯片端數據傳輸模塊是否輸出異常信號，并向所述片外邏輯器件發送來自所述芯片端數據傳輸模塊的異常信號，接收所述片外邏輯器件響應于所述異常信號所發出的中斷信號，并根據所述中斷信號復位所述芯片端數據傳輸模塊。