[發明專利]運算放大電路

無效

• 申請號: 201010183286.3
• 申請日: 2010-05-20
• 公開（公告）號: CN101902208A
• 公開（公告）日: 2010-12-01
• 發明（設計）人: 中尾公泰
• 申請（專利權）人: 阿爾卑斯電氣株式會社
• 主分類號: H03F3/45
• 分類號: H03F3/45
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐冰冰;黃劍鋒

技術領域

本發明涉及一種具備差動放大電路部的運算放大電路，該差動放大電路部采用了電流反射鏡電路。

背景技術

圖4是表示具備電流反射鏡電路的以往運算放大電路的構成例的圖。該運算放大電路具備差動放大電路部1、電流反射鏡電路部2、恒流電路部3和輸出電路部4，在差動放大電路部1中，一對MOS晶體管T20、T21差動連接在該差動放大電路部1上并差動放大輸入電壓。輸出電路部4由MOS晶體管T22和與該MOS晶體管T22的漏極輸出端子連接的負載電阻5構成。MOS晶體管T22的柵極連接在上述一側MOS晶體管T20的漏極輸出端子上。

在具有上述結構的運算放大電路中，出現在差動放大電路部1的一側MOS晶體管T20漏極上的差動放大輸出施加到輸出電路部4的MOS晶體管T22的柵極上，與MOS晶體管T22的柵極電壓相對應的電流流向MOS晶體管T22的源極-漏極之間，從而取出輸出電壓V_OUT。

專利文獻1：日本特開平5-63455號公報

專利文獻2：日本特開平11-127037號公報

但是，在以往的運算放大電路中，因為構成輸出電路的MOS晶體管的柵極電壓波動，所以就出現了在直接影響輸出電壓的MOS晶體管上流動的電流波動的問題。

發明內容

本發明是鑒于上述問題而提出的，其目的在于提供一種能夠抑制取出輸出電壓的晶體管柵極電壓的波動從而消除電流的波動并實現穩定工作的運算放大電路。

本發明的運算放大電路具備放大差動輸入的差動放大電路部和利用由該差動放大電路部放大的信號取出放大輸出的輸出電路部，其特征在于，上述差動放大電路部具備：一對第1晶體管，差動輸入信號；以及第2以及第3晶體管，分別連接在上述一對第1晶體管的各電流通路上，且相互構成電流反射鏡電路；上述輸出電路部具備：第4晶體管，其柵極連接在上述第2晶體管的漏極上，并從漏極取出放大輸出；在上述第2晶體管與接地之間設置其柵極連接在上述第2晶體管漏極的第5晶體管，在上述第3晶體管與接地之間設置其柵極連接在上述第3晶體管漏極上的第6晶體管。

根據上述結構，當第4晶體管的柵極電壓增高時，第5晶體管的柵極電壓也增高，使流經該第5晶體管的電流加大，從而使第4晶體管的柵極電壓下降；而且，當第4晶體管的柵極電壓下降時，第5晶體管的柵極電壓也下降，使流經該第5晶體管的電流減少，從而使第4晶體管的柵極電壓上升。因此，第4晶體管的柵極電壓被匯聚成某一電壓而變得穩定，從而使電流波動減小。

另外，本發明可采用在上述運算放大電路中使上述一對第1晶體管的源極彼此連接且該共同接點通過恒流電路與電源端子相連接的結構。

而且，本發明的上述運算放大電路還具備：其他的差動放大電路部，具有與上述差動放大電路部相同的結構；上述輸出電路部具備第7晶體管、第8晶體管和第9晶體管，該第7晶體管的柵極與上述其他的差動放大電路部的第3晶體管的漏極相連接，該第8晶體管被連接在上述第4晶體管與電源端子之間，該第9晶體管被連接在上述第7晶體管與電源端子之間，由上述第8晶體管和上述第9晶體管相互構成電流反射鏡電路。

根據上述結構，在第4晶體管的柵極電壓過低而不能得到輸出的期間，可從第8晶體管取得輸出，從而可改善失真特性。

而且，在本發明的上述運算放大電路中，上述第5以及第6晶體管與上述第2以及第3晶體管的信道類型相同。

發明效果

根據本發明，能夠抑制取出輸出電壓的晶體管的柵極電位的波動，從而可消除電流波動、實現穩定的工作。

附圖說明

圖1為表示本發明的一個實施方式所涉及到的運算放大電路的電路圖。

圖2為表示對本發明的運算放大電路和以往的運算放大電路的批次之間的電流波動進行實驗的結果的圖表。

圖3為表示對本發明的運算放大電路和以往的運算放大電路的晶片之間的電流波動進行實驗的結果的圖表。

圖4為表示以往的運算放大電路的電路圖。

標記說明

1運算放大電路，10-1第1差動放大電路，10-2第2差動放大電路，12恒流源，T1a、T1b第1PMOS晶體管，T2～T7第2～第7NMOS晶體管，T8、T9第8、第9PMOS晶體管

具體實施方式

下面，將參照附圖詳細說明本發明的實施方式。