[發明專利]一種支持圖像并行處理的條碼解碼裝置

無效

• 申請號: 201010181920.X
• 申請日: 2010-05-25
• 公開（公告）號: CN101840495A
• 公開（公告）日: 2010-09-22
• 發明（設計）人: 邱有森;吳文彬;陳文傳
• 申請（專利權）人: 福建新大陸電腦股份有限公司
• 主分類號: G06K7/10
• 分類號: G06K7/10;G06F9/38
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 何青瓦;李慶波

【技術領域】

本發明涉及一種條碼解碼裝置，特別涉及一種支持圖像并行處理的條碼解碼裝置。

【背景技術】

條碼技術是在計算機技術與信息技術基礎上發展起來的一門容編碼、印刷、識別、數據采集和處理于一身的新興技術。條碼技術由于其識別快速、準確、可靠以及成本低等優點，被廣泛應用于商業、圖書管理、倉儲、郵電、交通和工業控制等領域，并且勢必在逐漸興起的“物聯網”應用中發揮重大的作用。

目前被廣泛使用的條碼包括一維條碼及二維條碼。一維條碼又稱線形條碼是由平行排列的多個″條″和″空″單元組成，條形碼信息靠條和空的不同寬度和位置來表達。一維條碼只是在一個方向(一般是水平方向)表達信息，而在垂直方向則不表達任何信息，因此信息容量及空間利用率較低，并且在條碼損壞后即無法識別。

二維條碼是由按一定規律在二維方向上分布的黑白相間的特定幾何圖形組成，其可以在二維方向上表達信息，因此信息容量及空間利用率較低，并具有一定的校驗功能。二維條碼可以分為堆疊式二維條碼和矩陣式二維條碼。堆疊式二維條碼是由多行短截的一維條碼堆疊而成，代表性的堆疊式二維條碼包括PDF417、Code?49、Code?16K等。矩陣式二維條碼是由按預定規則分布于矩陣中的黑、白模塊組成，代表性的矩陣式二維條碼包括Codeone、Aztec、Date?MatriX、QR碼等。

目前，對條碼圖像的解碼過程基本都是采用串行方式進行。

現有條碼解碼過程都是等待拍攝系統獲取條碼圖像并將圖像完全傳輸到RAM后進行解碼。在傳輸過程中，處理單元完全處于等待狀態，造成了時間上的浪費。

【發明內容】

為了解決以上問題，本發明提供了一種支持圖像并行處理的條碼解碼裝置，由此提高條碼圖像的識別速度。

本發明提供了一種支持圖像并行處理的條碼解碼裝置，該條碼解碼裝置包括：數據存儲器，用于接收條碼圖像；處理單元，用于在條碼圖像的傳輸過程中對數據存儲器已接收的條碼圖像片斷進行識別。

根據本發明一優選實施例，處理單元在條碼圖像向數據存儲器的傳輸過程中，判斷已傳輸的條碼圖像片斷是否滿足識別條件，當條碼圖像片斷滿足識別條件時，處理單元開始對已接收的條碼圖像片斷進行識別。

根據本發明一優選實施例，在處理單元對已接收的條碼圖像片斷進行識別的過程中，條碼圖像繼續向數據存儲器傳輸并形成新的條碼片斷。

根據本發明一優選實施例，當處理單元完成條碼圖像片段的識別后，處理單元進行等待，直到數據存儲器所接收的新的條碼圖像片段滿足下一次識別的條件。

根據本發明一優選實施例，識別條件為數據存儲器已接收的條碼圖像片斷是否達到預定的像素行或/和列數量。

根據本發明一優選實施例，處理單元包括至少兩個子處理單元，至少兩個子處理單元分別對應同一條碼識別規則的不同識別步驟，至少兩個子處理單元串接設置，以實現同一條碼識別規則的完整識別過程。

根據本發明一優選實施例，處理單元為由硬件邏輯實現的可對條碼圖像片段進行識別的條碼運算邏輯。

根據本發明一優選實施例，條碼運算邏輯為至少兩個，至少兩個條碼運算邏輯分別利用針對不同碼制的識別規則對同一條碼圖像片段進行并行識別。

根據本發明一優選實施例，條碼解碼裝置進一步包括主控邏輯模塊以及設置于數據存儲器與至少兩個條碼運算邏輯之間的選通邏輯門，選通邏輯門在主控邏輯模塊的控制下選擇性連通數據存儲器與對應的條碼運算邏輯。

根據本發明一優選實施例，選通邏輯門包括一輸入端口、多個輸出端口以及至少一控制端口，選通邏輯門的輸入端口連接數據存儲器的輸出端口，選通邏輯門的多個輸出端口分別連接對應的條碼運算邏輯的輸入端口，選通邏輯門的控制端口連接主控邏輯模塊，以在主控邏輯模塊的控制下選擇性連通選通邏輯門的輸入端口與選通邏輯門的對應輸出端口。

通過上述方法，實現了條碼圖像傳輸與條碼識別過程的并行，由此提高了條碼圖像的識別速度。

【附圖說明】

圖1為本發明第一實施例的示意框圖。

圖2為本發明第二實施例的示意框圖。

圖3為本發明第三實施例的示意框圖。

圖4為本發明第四實施例的示意框圖。

圖5為本發明第五實施例的示意框圖。

圖6為實現本發明第一至第五實施例的硬件邏輯架構的示意框圖。

圖7為圖6所示的硬件邏輯架構中的數據管理系統的示意框圖。

圖8為實現本發明第一至第五實施例的軟件架構的示意框圖。

圖9為圖8所示的軟件架構的第一工作狀態。

圖10為圖8所示的軟件架構的第二工作狀態。