[發明專利]半導體結構及其形成方法

無效

• 申請號: 201010181638.1
• 申請日: 2010-05-19
• 公開（公告）號: CN101866931A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 朱慧瓏;尹海洲;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/40;H01L21/8247;H01L21/28
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 馬佑平

1.一種半導體結構，包括：半導體襯底；以及形成于所述半導體襯底上的閃存器件；

其中，所述閃存器件包括：

形成于所述半導體襯底上的溝道區；

形成于所述溝道區上的柵堆疊，其中，所述柵堆疊包括：形成于所述溝道區上的第一柵介質層、形成于所述第一柵介質層上的第一導電層、形成于所述第一導電層上第二柵介質層、形成于所述第二柵介質層上的第二導電層；

分別位于所述溝道區的兩側的高摻雜的第一導電類型區域和第二導電類型區域，所述第一導電類型和第二導電類型的導電類型相反。

2.根據權利要求1所述的半導體結構，所述第一柵介質層或第二柵介質層由包括Al₂O₃、HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO₂和Si₃N₄中的任一種或多種的組合形成。

3.根據權利要求1所述的半導體結構，所述第一導電層由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一種或多種的組合形成。

4.根據權利要求1所述的半導體結構，所述第二導電層與溝道區的導電類型相反。

5.根據權利要求1所述的半導體結構，所述第一導電類型為p型，所述第二導電類型為n型，所述第二導電層包括高摻雜的第二導電類型的多晶Si。

6.根據權利要求1所述的半導體結構，所述第一導電類型為n型，所述第二導電類型為p型，所述第二導電層包括高摻雜的第二導電類型的多晶Si。

7.根據權利要求1至6中任一項所述的半導體結構，其中，所述半導體襯底上方包括SOI層，所述溝道區形成于所述SOI層上。

8.根據權利要求7所述的半導體結構，其中，所述半導體襯底上包括埋氧層，所述SOI層形成于所述埋氧層上。

9.一種半導體結構的形成方法，包括：

提供半導體襯底；

在所述半導體襯底上形成柵堆疊，所述柵堆疊包括：形成于所述半導體襯底上的第一柵介質層、形成于所述第一柵介質層上的第一導電層、形成于所述第一導電層上的第二柵介質層、形成于所述第二柵介質層上的第二導電層；

在所述半導體襯底上、所述柵堆疊的兩側進行高摻雜，分別形成第一導電類型區域和第二導電類型區域，所述第一導電類型和第二導電類型的導電類型相反。

10.根據權利要求9所述的方法，所述第一導電層由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一種或多種的組合形成。

11.根據權利要求9所述的方法，所述第一柵介質層或第二柵介質層由包括Al₂O₃、HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO₂和Si₃N₄中的任一種或多種的組合形成。

12.根據權利要求11所述的方法，在形成所述柵堆疊之前或之后，還包括：

在所述柵堆疊下方的溝道區摻雜第一導電類型的離子；以及

在形成所述第二導電類型區域時，還包括對所述柵堆疊中的第二導電層進行高摻雜以形成第二導電類型的導電層，其中所述第二導電層包括多晶Si。

13.根據權利要求9所述的方法，所述第一導電類型為p型，所述第二導電類型為n型。

14.根據權利要求9所述的方法，所述第一導電類型為n型，所述第二導電類型為p型。

15.根據權利要求9至14中任一項所述的方法，在形成所述柵堆疊之前，還包括在所述半導體襯底上形成SOI層。

16.根據權利要求15所述的方法，在形成所述SOI層之前，還包括在所述半導體襯底上形成埋氧層。