[發明專利]MOSFET結構及其制作方法

無效

• 申請號: 201010181616.5
• 申請日: 2010-05-19
• 公開（公告）號: CN102254945A
• 公開（公告）日: 2011-11-23
• 發明（設計）人: 駱志炯;朱慧瓏;尹海洲
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/51;H01L21/336;H01L21/28
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

技術領域

本申請一般地涉及半導體器件及其制作領域，更為具體地，涉及一種MOSFET(金屬氧化物半導體場效應晶體管)結構及其制作方法。

背景技術

隨著半導體技術的發展，晶體管尺寸不斷縮小，器件和系統的速度隨之提高。在這種尺寸減小的晶體管中，柵介質層例如SiO₂的厚度也隨之變薄。然而，當SiO₂的厚度薄到一定程度時，其將不再能很好地起到絕緣的作用，容易產生從柵極到有源區的漏電流。這使得器件性能極大惡化。

為此，替代常規的SiO₂/多晶硅的柵堆疊，提出了高k材料/金屬的柵堆疊結構。所謂高k材料是指介電常數k大于3.9的材料。例如，高k材料可以包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃或La₂O₃等。通過使用這種高k材料作為柵介質層，可以極大程度上克服上述漏電流問題。

在現有技術中已經知道，在作為柵介質層的材料中加入La等材料，將能夠有效地降低晶體管的閾值電壓(Vt)，這有助于改善器件性能。然而，La等材料的這種降低閾值電壓Vt的有效性受到多種因素的影響。例如，在參考文獻1(M.Inoue?et?al，“Impact?of?Area?Scaling?onThreshold?Voltage?Lowering?in?La-Containing?High-k/Metal?GateNMOSFETs?Fabricated?on(100)and(110)Si”，2009Symposium?on?VLSITechnology?Digest?of?Technical?Papers，pp.40-41)中，對La的這種有效性進行了詳細的研究，發現存在著較強的窄寬度效應(即，柵極寬度越窄，La的有效性越低)和角效應(即，溝道區的圓角影響La的有效性)。

隨著溝道不斷變窄，柵介質層的有效性在溝道區的范圍內受到影響。因此有必要進一步采取其他措施，以便有效應對閾值電壓Vt的降低。

發明內容

鑒于上述問題，本發明的目的在于提供一種金屬氧化物半導體場效應晶體管(MOSFET)結構及其制作方法，該MOSFET能夠減小閾值電壓(Vt)沿溝道長度和寬度方向的變化，從而改善器件性能。

根據本發明的一個方面，提供了一種金屬氧化物半導體場效應晶體管，包括：半導體襯底；在所述半導體襯底上形成的柵堆疊，所述柵堆疊包括高k柵介質層和柵極主體層；側墻，包括在所述柵堆疊外側依次形成的第一側墻和第二側墻，所述第一側墻由含La氧化物形成。

優選地，所述高k柵介質層包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO和TiO₂中任一種或多種的組合。

其中，所述含La氧化物包括La₂O₃、LaAlO、LaHfO、LaZrO中任一種或多種的組合。

優選地，所述第一側墻的厚度小于等于5nm；第二側墻由氮化物形成。

第二側墻的外側可以包括第三側墻，即第二側墻位于第一側墻和第三側墻之間。第三側墻可以為氧化物、氮化物或低k材料形成。低k材料可以為SiO₂、SiOF、SiCOH、SiO、SiCO、HSQ和MSQ中的任一種或多種的組合。

根據本發明的另一方面，提供了一種制作金屬氧化物半導體場效應晶體管的方法，包括：提供半導體襯底；在所述半導體襯底上依次形成高k柵介質層、柵極主體層，并進行構圖以形成柵堆疊；在所述柵堆疊的外側依次形成第一側墻和第二側墻，所述第一側墻由含La氧化物形成。

根據本發明的實施例，在側墻中加入了一層由含La氧化物形成的第一側墻，由于La元素向柵介質層中擴散，因此能夠有效降低晶體管的閾值電壓Vt。

附圖說明

通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特征和有點將更為清楚，在附圖中：

圖1-5示出了根據本發明一個實施例的制作金屬氧化物半導體場效應晶體管(MOSFET)的流程中部分階段的示意截面圖。

具體實施方式