[發明專利]半導體元件的形成方法

有效

• 申請號: 201010180774.9
• 申請日: 2010-05-14
• 公開（公告）號: CN102129978A
• 公開（公告）日: 2011-07-20
• 發明（設計）人: 曹學文;許光源;詹博文
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/285
• 代理公司: 北京市德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

技術領域

本發明涉及一半導體元件的形成方法，尤其涉及一種半導體元件的柵極的形成方法。

背景技術

半導體集成電路(integrated?circuit，IC)工業快速的發展。隨著IC材料與設計上的發展，使得IC每一個世代擁有比前一個世代小且復雜的電路。然而，這些發展也提高了IC工藝的復雜度，為了實現這些先進IC，在IC的工藝上也需要對等的發展。IC發展的過程中，當IC幾何尺寸(例如工藝所能得到的最小元件(或線))逐漸縮小的同時，功能元件的密度(例如每單位芯片面積中的內連線元件)隨之逐漸增加。

一些半導體工藝中需要用導電材料(例如金屬材料)填充溝槽或開口。然而，隨著IC幾何尺寸持續縮小的同時，填充導電材料到溝槽或開口中且不產生孔隙(void)或缺口(gap)變得更加的困難。

因此，目前為了元件的特定目的而填充導電材料到溝槽中所存在的各種方法中，沒有任何一種方法可以滿足每一方面的需求。

發明內容

為了解決現有技術的問題，本發明提供一種半導體元件的形成方法，包括：提供一基材；形成一虛設柵極(dummy?gate)于該基材之上；形成一介電材料圍繞該虛設柵極；移除該虛設柵極，以于該介電材料中形成一開口；形成一硅材料于該開口中；形成一第一導電層于該硅材料之上；形成一第二導電層于該第一導電層之上；以及進行一退火工藝(anneal?process)，使得該第一導電層取代位于該開口中的硅材料。

本發明也提供一種半導體元件的形成方法，包括以下步驟：提供一基材；形成一虛設柵極(dummy?gate)于該基材之上；形成一介電材料圍繞該虛設柵極；移除該虛設柵極，以于該介電材料中形成一開口；形成一浸濕層(wettinglayer)于該開口中；以及利用旋轉涂布工藝(spin?coating?process)形成一導電層于該浸濕層之上。

本發明另提供一種半導體元件的形成方法，包括以下步驟：提供一基材；形成一虛設柵極(dummy?gate)于該基材之上；形成一介電材料圍繞該虛設柵極；移除該虛設柵極，以于該介電材料中形成一開口；形成一功函數金屬層(work?function?metal?layer)以部分填充該開口；以及用一導電層填充該開口的剩余部分，使用多晶硅取代法(polysilicon?substitute?method)與旋轉涂布工藝(spin?coating?process)其中之一。

本發明能夠填充導電材料至溝槽中而不會有孔隙或氣隙。

為讓本發明的上述和其他目的、特征、和優點能更明顯易懂，下文特舉出優選實施例，并配合所附附圖，作詳細說明如下：

附圖說明

圖1為一流程圖，用以說明本發明半導體元件的形成法的流程。

圖2～圖17為一系列剖面圖，用以說明依據圖1的方法中各個工藝階段。

其中，附圖標記說明如下：

11～半導體元件的形成方法

13～提供一基材

15～形成一虛設柵極

17～形成一介電材料圍繞虛設柵極

19～移除虛設柵極，以于介電材料中形成開口

21～填充導電材料于開口中

35～半導體元件

40～基材

45～淺溝隔離結構特征(STI)

50～介面層

200～柵極介電層

210～柵極電極層

220～柵極結構

230～輕摻雜源極/漏極區(LDD)

240～柵極間隙壁

250～重摻雜源極/漏極區(S/D)

260～層間介電層(ILD)

270～化學機械研磨工藝(CMP)

275～溝槽(或開口)

275A～275B～275C～溝槽

276～溝槽275的寬度

276A～溝槽275A的寬度

277～溝槽275的深度

277A～溝槽275A的深度

280～金屬層

290～硅材料

300～導電層

305～導電層300的厚度

310～導電層

320～退火工藝

330～硅化物層

340～化學機械研磨工藝(CMP)

345～柵極結構

348～介面層

350～高介電常數(high-k)介電層

355～柵極結構

370～處理工藝

380～材料層

385～材料層380的厚度

400～導電層