[發明專利]半導體裝置

無效

• 申請號: 201010180408.3
• 申請日: 2010-05-14
• 公開（公告）號: CN102075174A
• 公開（公告）日: 2011-05-25
• 發明（設計）人: 宋澤相;權大漢;李駿宇
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 楊林森;康建峰

1.一種半導體裝置，包括：

擺動電平偏移單元，其被配置成將第一供電電壓用作供電電壓，接收繞第一電壓電平擺動的電流模式邏輯CML時鐘，且將該CML時鐘的擺動參考電壓電平偏移至低于第一電壓電平的第二電壓電平；及

CML時鐘傳輸緩沖單元，其被配置成將第二供電電壓用作供電電壓且緩沖自所述擺動電平偏移單元傳輸且繞第二電壓電平擺動的CML時鐘。

2.如權利要求1的半導體裝置，進一步包括CML時鐘產生緩沖單元，該CML時鐘產生緩沖單元被配置成將該第一供電電壓用作供電電壓、緩沖源時鐘以產生繞第一電壓電平擺動的CML時鐘并將該CML時鐘提供至所述擺動電平偏移單元。

3.如權利要求2的半導體裝置，其中所述擺動電平偏移單元被配置成響應于繞第一電壓電平擺動的CML信號而使經由第一供電電壓端子提供的電流流過CML時鐘輸出端子或接地電壓端子，產生經由所述CML時鐘輸出端子輸出的繞第二電壓電平擺動的CML時鐘，所述CML時鐘輸出端子耦接至連接于所述CML時鐘輸出端子與所述接地電壓端子之間的、具有設定電阻的電阻器。

4.如權利要求3的半導體裝置，其中所述擺動電平偏移單元包括：

電流路徑改變控制單元，其被配置成響應于繞第一電壓電平擺動的CML時鐘而控制電流路徑改變節點與所述接地電壓端子之間的連接，所述電流路徑改變節點位于第一供電電壓端子與所述CML時鐘輸出端子之間；及

CML時鐘產生單元，其被配置成根據所述電流路徑改變控制單元的操作結果而產生繞第二電壓電平擺動的CML時鐘，該CML時鐘經由所述CML時鐘輸出端子輸出。

5.如權利要求4的半導體裝置，其中所述電流路徑改變控制單元包括：

電流路徑選擇MOS晶體管，其被配置成響應于繞第一電壓電平擺動的CML時鐘而控制所述電流路徑改變節點與電流路徑共同節點之間的連接；及

電流路徑流入電流源，其被配置成使流入電流自所述電流路徑共同節點流至所述接地電壓端子。

6.如權利要求5的半導體裝置，其中所述CML時鐘產生單元包括：

電流路徑流出電流源，其被配置成使流出電流自第一供電電壓端子流至所述電流路徑改變節點；

MOS晶體管，其被配置成響應于具有設定電壓電平的級聯電壓而連接所述電流路徑改變節點與所述CML時鐘輸出端子；及

電阻器，其連接于所述CML時鐘輸出端子與所述接地電壓端子之間，以及被配置成調整經由所述CML時鐘輸出端子輸出且繞第二電壓電平擺動的CML時鐘的擺動范圍。

7.如權利要求6的半導體裝置，其中所述流入電流與所述流出電流在量值上彼此相等。

8.如權利要求2的半導體裝置，其中所述擺動電平偏移單元包括：

電壓電平降落單元，其被配置成使繞第一電壓電平擺動的CML時鐘的電壓電平降落設定電壓電平，且輸出CML電壓降落時鐘；及

CML時鐘產生單元，其被配置成通過響應于所述CML電壓降落時鐘而調整經由第一供電電壓端子提供至所述CML時鐘輸出端子的電流，來產生繞第二電壓電平擺動的CML時鐘，該CML時鐘經由所述CML時鐘輸出端子而輸出。

9.如權利要求8的半導體裝置，其中所述電壓電平降落單元包括：

源極跟隨MOS晶體管，其被配置成通過響應于繞第一電壓電平擺動的CML時鐘而源極跟隨地連接第一供電電壓端子與電壓降落時鐘輸出端子，來經由所述電壓降落時鐘輸出端子輸出所述CML電壓降落時鐘；及

電壓降落流入電流源，其被配置成使流入電流自所述電壓降落輸出端子流至所述接地電壓端子。

10.如權利要求9的半導體裝置，其中所述CML時鐘產生單元包括：

時鐘產生流出電流源，其被配置成使流出電流自第一供電電壓端子流至時鐘產生共同節點；

時鐘產生MOS晶體管，其被配置成響應于所述CML電壓降落時鐘而控制所述時鐘產生共同節點與所述CML時鐘輸出端子之間的連接；及

電阻器，其連接于所述CML時鐘輸出端子與所述接地電壓端子之間，以及被配置成調整繞第二電壓電平擺動且經由所述CML時鐘輸出端子輸出的CML時鐘的擺動范圍。

11.如權利要求10的半導體裝置，其中所述流入電流與所述流出電流在量值上彼此相等。