[發明專利]基于全展開的全流水128位精度浮點累加器

有效

• 申請號: 201010180381.8
• 申請日: 2010-05-22
• 公開（公告）號: CN101859241A
• 公開（公告）日: 2010-10-13
• 發明（設計）人: 竇勇;雷元武;郭松
• 申請（專利權）人: 中國人民解放軍國防科學技術大學
• 主分類號: G06F7/50
• 分類號: G06F7/50
• 代理公司: 國防科技大學專利服務中心 43202
• 代理人: 郭敏

1.一種基于全展開的全流水128位精度浮點累加器，其特征在于該累加器由全展開浮點累加模塊和規格化模塊組成，全展開浮點累加模塊和規格化模塊相連，全展開浮點累加模塊由尾數加法模塊、存儲模塊和快速進位模塊組成：

存儲模塊與尾數加法模塊、快速進位模塊、規格化模塊相連，存儲累加過程中的全展開的部分累加和及相應的標志位；

尾數加法模塊與存儲模塊和快速進位模塊相連，尾數加法模塊從外部接收操作數B′，將操作數B′的指數作為操作數A地址發送到存儲模塊，讀取存儲模塊中存儲的全展開部分累加和中的操作數A的地址所對應位置的數據作為操作數A，然后對操作數A和操作數B′的尾數進行相加，并以操作數A地址作為加法結果地址，將加法結果寫到存儲模塊中，同時將進位信息發送到快速進位模塊；

快速進位模塊與存儲模塊和尾數加法模塊相連，它向存儲模塊發送進位終止因子地址，讀取存儲模塊中存儲的全展開部分累加和中的相應位置的數據作為進位終止因子，同時從尾數加法模塊接收進位信息，然后將進位信息和進位終止因子相加，得到進位加法結果，并以進位終止因子地址作為進位加法結果地址，將進位加法結果寫到存儲模塊中；

規格化模塊與存儲模塊相連，它從存儲模塊中讀取部分累加和結果，并對部分累加和結果進行規格化，輸出最終的規格化累加結果。

2.如權利要求1所述的基于全展開的全流水128位精度浮點累加器，其特征在于存儲模塊由四個存儲體、一個模4計數器和四個4:1選擇器組成：

四個存儲體分別記作存儲體0、存儲體1、存儲體2、存儲體3，存儲體間相互獨立，每個存儲體對應一次累加操作，存儲該次累加操作所產生的全展開的部分累加和；當存儲體中的部分累加和為正數時，最高有效數據段是指從存儲體的最高數據段到最低數據段的所有數據段中首個非全0的數據段；當存儲體中的部分累加和為負數時，最高有效數據段是指從存儲體的最高數據段到最低數據段的所有數據段中首個非全1的數據段，最高有效數據段對應的地址記作最高有效地址；

每個存儲體由四個相同的子存儲體和四個標志位寄存器組成，分別記作子存儲體0、子存儲體1、子存儲體2、子存儲體3和標志位寄存器0、標志位寄存器1、標志位寄存器2、標志位寄存器3，每個標志位寄存器對應一個子存儲體，子存儲體一次被讀取或被寫入的N位數據作為一個數據段；四個子存儲體采用交叉編址的方式進行組織，子存儲體0的最低數據段記作數據段[0]，表示最低數據段，子存儲體3的最高數據段記作數據段[4D-1]，表示最高數據段，數據段[i]表示地址i對應的數據段，0≤i≤4D-1；每個標志位寄存器由標志位項組成，每個標志位項對應子存儲體中的一個數據段；每個標志位項包含兩個標志位：one和zero，若數據段為全1，則該數據段的標志位one為1，否則標志位one為0；若數據段為全0，則該數據段的標志位zero為1，否則標志位zero為0；

模4計數器與四個4:1選擇器相連，模4計數器對時鐘周期i求模，將i％4作為四個存儲體的地址選擇信號；四個4:1選擇器與模4計數器相連，分別記作選擇器0、選擇器1、選擇器2、選擇器3，選擇器k與存儲體k相連，0≤k≤3；每個選擇器根據地址選擇信號從操作數A地址、進位終止因子地址、加法結果地址、進位加法結果地址中選擇一個地址作為所對應存儲體的地址。