[發(fā)明專利]指令集架構(gòu)中的變量寄存器和立即數(shù)字段編碼

有效

• 申請?zhí)枺?/td>: 201010178234.7
• 申請日: 2010-05-11
• 公開（公告）號: CN101887357A
• 公開（公告）日: 2010-11-17
• 發(fā)明（設(shè)計）人: 埃里克·K·諾登
• 申請（專利權(quán)）人: 美普思科技有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京英賽嘉華知識產(chǎn)權(quán)代理有限責(zé)任公司 11204
• 代理人: 余朦;王艷春

相關(guān)申請的交叉引用

本申請涉及于2008年5月8日提交的題為“緊湊的指令集架構(gòu)”的第61/051,642號申請，該申請的全部內(nèi)容通過引用并入本文。

背景技術(shù)

本發(fā)明通常涉及微處理器的指令集架構(gòu)(ISA)。更具體地，本發(fā)明公開用于減少存儲可執(zhí)行代碼所需的存儲器數(shù)量并且保持與未壓縮遺留匯編碼(legacy?assembly?code)兼容的方法和裝置。

由于RISC微處理器的尺寸以及存儲可執(zhí)行代碼所需的存儲器增加，因此制造成本也增加。尤其對于嵌入式應(yīng)用，需要降低裝置的硅面積。降低面積的一種方法是減少存儲包括典型應(yīng)用代碼的微處理器指令所需的存儲器。

需要在不犧牲功能或不影響性能或設(shè)計復(fù)雜度的情況下，減少指令代碼尺寸。

發(fā)明內(nèi)容

本發(fā)明提供方法和裝置，用于減少被編譯以在RISC架構(gòu)的微處理器中執(zhí)行的應(yīng)用的代碼尺寸。在一個實(shí)施方式中，以16、32或48位對指令進(jìn)行編碼，第一指令子集具有16位緊湊編碼長度和32位常規(guī)編碼長度，第二指令子集具有32位常規(guī)編碼長度和48位擴(kuò)展編碼長度。對于尺寸受到可用存儲器數(shù)量限制的應(yīng)用，可使用緊湊和常規(guī)形式的指令。對于要求高性能的應(yīng)用，可使用常規(guī)和擴(kuò)展形式的指令。通過對應(yīng)用的不同部分實(shí)現(xiàn)編碼長度的明智選擇，應(yīng)用可被調(diào)諧用于特定成本、代碼尺寸和性能特征。例如，具有從昂貴的閃存操作的啟動代碼和從便宜的RAM執(zhí)行的應(yīng)用代碼的裝置可為其啟動代碼使用緊湊形式編碼長度指令，而通過為應(yīng)用代碼指令使用常規(guī)或擴(kuò)展形式使應(yīng)用性能最大。另外，提供編譯器、匯編器和連接器以通過16、32和48位形式的RISC架構(gòu)指令生成可執(zhí)行形式的軟件應(yīng)用。

在另一個實(shí)施方式中，RISC架構(gòu)的指令以單獨(dú)的遺留編碼進(jìn)行編碼，遺留編碼包括僅以32位長度進(jìn)行編碼的指令。提供編譯器、匯編器和連接器以通過遺留形式的指令編譯軟件對象，并將遺留編碼的軟件對象與通過16、32和48位編碼長度編譯的軟件對象結(jié)合。進(jìn)一步，提供裝置和方法以確定微處理器能夠解碼和執(zhí)行的編碼。還提供裝置和方法以當(dāng)微處理器能夠執(zhí)行一個以上的編碼時，選擇性地控制由執(zhí)行軟件的微處理器使用的編碼。

下面參照附圖詳細(xì)描述本發(fā)明的進(jìn)一步的特點(diǎn)和優(yōu)點(diǎn)、以及本發(fā)明不同實(shí)施方式的結(jié)構(gòu)和操作。

附圖說明

結(jié)合附圖根據(jù)以下詳細(xì)描述，本發(fā)明的特征和優(yōu)點(diǎn)將變得更加顯而易見，其中相同標(biāo)號表示相同或功能相似的元件。

圖1為利用本發(fā)明的單指令集架構(gòu)(ISA)微處理器系統(tǒng)的框圖；

圖2更詳細(xì)地示出了圖1的系統(tǒng)存儲器的一部分；

圖3列出了來自本發(fā)明ISA的具有16位和32位長度編碼的指令子集；

圖4是使本發(fā)明的6位主操作碼(major?opcode)的二進(jìn)制位編碼與其相關(guān)聯(lián)的助記符(mnemonics)相關(guān)的表格；

圖5A至圖5D是使編碼的寄存器字段值與其相關(guān)聯(lián)的解碼值相關(guān)的表格；

圖6A至圖6G是使編碼的立即數(shù)字段值與其相關(guān)聯(lián)的解碼值相關(guān)的表格；

圖7A至圖7C示出了本發(fā)明的ISA中指令的示例性序列的存儲器中的大端(big-endian)和小端(little-endian)布局；

圖8A示出了來自本發(fā)明ISA的具有16位和32位兩種編碼長度的指令子集的16位編碼；

圖8B示出來自本發(fā)明ISA的具有16位和32位兩種編碼長度的指令子集的32位編碼。

具體實(shí)施方式

本發(fā)明提供用于減少在RISC架構(gòu)的微處理器中執(zhí)行的軟件的指令代碼尺寸的方法和裝置。本發(fā)明的方法實(shí)施方式被編碼到指令中，該指令可作為計算機(jī)程序的一部分而被有效地存儲。本發(fā)明的裝置實(shí)施方式執(zhí)行根據(jù)本發(fā)明的指令。如在此所描述的，根據(jù)本發(fā)明的指令可由能夠?qū)ISC架構(gòu)指令的一個編碼進(jìn)行解碼的微處理器執(zhí)行，或者可由能夠?qū)ISC架構(gòu)指令的一個以上編碼進(jìn)行解碼的微處理器執(zhí)行。