[發明專利]一種雙接口雷達數據記錄儀

無效

• 申請號: 201010169261.8
• 申請日: 2010-05-05
• 公開（公告）號: CN101839974A
• 公開（公告）日: 2010-09-22
• 發明（設計）人: 王俊;蔣海;張玉璽;李偉;張文昊;姚旺
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G01S7/02
• 分類號: G01S7/02
• 代理公司: 北京慧泉知識產權代理有限公司 11232
• 代理人: 王順榮;唐愛華

1.一種雙接口雷達數據記錄儀，其特征在于：它是由DSP主控模塊、FPGA接口控制模塊、ADC數據采集模塊、SDRAM數據緩存單元、網絡接口芯片、固態IDE硬盤和電源芯片組成；它們之間的連接關系是：SDRAM數據緩存單元與DSP主控模塊相連，用于數據緩存；DSP主控模塊和ADC數據采集模塊均與FPGA接口控制模塊通過總線相連，進行數據交換；FPGA接口控制模塊控制固態IDE硬盤和網絡接口芯片完成數據記錄；電源芯片負責提供整個系統工作所需的電壓；

所述DSP主控模塊是高端處理器TS201S，它采用模塊化設計，每個模塊單獨完成各自的功能，它包括數據緩存模塊、FAT32文件格式生成模塊和FPGA通信模塊；它們之間的連接關系是：數據緩存模塊、FAT32文件格式生成模塊分別與FPGA通信模塊通過數據總線、地址總線和控制總線相連，數據緩存模塊將原始數據和FAT32文件格式數據一起傳給FPGA通信模塊；該數據緩存模塊內部開辟出一塊內存區域RXRAM即接收隨機存取存儲器，與FPGA接口控制模塊生成的FIFO即先進先出存儲器通過數據總線、控制總線相連，把雷達原始數據從FIFO讀取到RXRAM內，完成原始數據的采集和打包；由于高端處理器TS201S具有SDRAM控制器，因此該數據緩存模塊與SDRAM數據緩存單元通過數據總線、地址總線和控制總線直接相連，把打包后的原始數據緩存到SDRAM數據緩存單元，并在緩存一定幀數的數據后，數據緩存模塊將其一起讀回DSP主控模塊的內存中，并傳遞給FPGA通信模塊；該FAT32文件格式生成模塊的結構由中斷和查詢寄存器組成，首先查詢判斷硬盤是否需要建立新文件，如果需要建立新文件，那么本模塊就需要先創建一個硬盤需要的FDT表，用來管理硬盤中的文件名；對于硬盤保存的文件，它們的文件名都在FDT這個表中記載；DSP主控模塊查詢FDT表是否已經建立，如果建立，那么說明新文件開始創建了，本模塊還需要建立一個管理每個文件里面數據的簇鏈，即FAT文件分配表，當硬盤連接PC時，操作系統就可以認出硬盤中的文件；該FPGA通信模塊主要由DMA控制器構成，雷達原始數據采樣完成并緩存后存儲在DSP主控模塊內存中后，該數據通過DMA即直接內存訪問方式傳遞到FPGA接口控制模塊生成的FIFO中，寫給固態IDE硬盤、網絡接口芯片DM9000A；DSP主控模塊和FPGA接口控制模塊之間約定了一些標志位，用來傳遞命令和反映系統當前工作狀態；

所述FPGA接口控制模塊負責完成系統接口控制功能，控制ADC數據采集模塊進行采樣，接收DSP主控模塊傳遞的原始數據，實現固態IDE硬盤接口時序邏輯，實現網絡接口芯片DM9000A接口時序邏輯；其結構形式是：它由DSP配置模塊、控制ADC進行雷達原始數據采樣的ADC控制模塊、用來控制硬盤時序邏輯的固態IDE硬盤接口控制模塊和用來控制網絡接口芯片DM9000A的控制模塊組成；它們之間的連接關系是：DSP配置模塊在上電后對DSP進行配置，ADC控制模塊負責生成ADC工作所需的時序邏輯，ADC控制模塊與固態IDE硬盤接口控制模塊和網絡接口芯片控制模塊均相連，可自主切換兩種數據接口；該DSP配置模塊由組合邏輯電路構成，系統上電后，FPGA接口控制模塊將DSP主控模塊對應管腳進行配置，同時將DSP主控模塊輸出時鐘作為本地時鐘，全局按此頻率來運行，FPGA接口控制模塊對DSP主控模塊進行配置使DSP能進入仿真環境，實現JTAG即聯合測試行為組織在線調試；該ADC控制模塊由時序邏輯構成，其模數轉換器件是AD9430，它搭建出工作所需時序邏輯；AD9430具有雙路輸出功能，即輸出按照第“N，N+2，N+4，...”和第“N+1，N+3，N+5...”采樣點分為兩路，AD9430提供輸出同步時鐘，在同步時鐘的上升沿將兩路采樣數據輸出到管腳，并將數據存入FPGA接口控制模塊生成的FIFO中，由DSP主控模塊讀走；該固態IDE硬盤接口控制模塊由有限狀態機構成，通過讀寫固態IDE硬盤的寄存器組完成硬盤初始化、PIO4工作模式建立和數據傳輸過程；固態IDE硬盤具有PIO和DMA兩類工作模式，PIO工作模式通過I/O端口指令進行數據讀寫，記錄儀選擇PIO模式中速度最快的PIO4模式，兼顧傳輸速度和系統穩定性；本模塊生成了兩個FIFO，分別用來保存寫入即FIFOW和讀出即FIFOR的硬盤數據，避免了讀寫操作沖突，提高系統穩定；此外，數據線邏輯控制負責切換固態IDE硬盤的數據總線連接寄存器還是FIFO；IDE狀態單元用來反映硬盤當前是否可讀/寫狀態，配合DSP主控模塊進行硬盤讀寫操作；讀寫狀態反映最近一次硬盤讀寫是否正常；地址線邏輯控制配合不同的寄存器生成不同的地址，將配置讀寫硬盤的參數發送給硬盤；IDE讀寫控制負責管理和生成固態IDE硬盤的讀寫信號；該網絡接口芯片控制模塊同樣由有限狀態機構成，記錄儀的網線接口只用來輸出原始數據，不需要接收外界信息，因此FPGA接口控制模塊只需根據DM9000A狀態控制發數，只生成一個用來保存發送數據的FIFO即可—寫入即FIFOW；網卡狀態寄存器用來反映當前是否可發送數據；網卡寄存器控制單元用來讀寫DM9000A的寄存器組，完成網卡初始化、喚醒PHY、建立系統IP、配置地址和發送命令操作；在對硬盤操作的過程中，DSP主控模塊需要不斷讀取硬盤的參數，用來判斷下次寫入的LBA地址以及下一個文件的建立，讀寫硬盤的數據分別放在FPGA接口控制模塊生成的2個FIFO中，一個用來保存從硬盤讀出的數據即FIFOR，另一個用來保存需寫入硬盤的數據即FIFOW，兩個FIFO對應的固態IDE硬盤端數據寬度均為16位，另一端均為32位；這點出于16位的固態IDE硬盤數據接口和32位的TS201S數據寬度接口考慮，通過RJ45網線接口傳輸數據時，FPGA只需根據DM9000A狀態控制進行發數，只生成一個用來保存發送數據的FIFO即可—寫入即FIFOW，位寬同樣為32位入16位出；

所述ADC數據采集模塊是AD9430，它提供兩種數據輸出接口模式，即雙端口3.3VCMOS輸出和LVDS輸出；在CMOS模式下，每個通道的數據通過率為105MSPS，且有交替數據輸出和并行數據輸出兩種方式；在LVDS模式下，數據通過率為210MSPS，可與帶有LVDS接收器的FPGA芯片進行直接接口；該模塊負責完成雷達原始波形信號的模數轉換；

所述SDRAM數據緩存單元是同步動態內存Synchronous?DRAM，它與系統總線同步工作，避免了在系統總線對異步DRAM進行操作時同步所需的額外等待時間，可加快數據的傳輸速度；該單元負責將采集到的雷達信號原始數據緩存起來，然后再通過DSP主控模塊將數據傳遞給FPGA接口控制模塊，由FPGA接口控制模塊控制接口時序邏輯，將數據存儲到固態IDE硬盤中或通過RJ45網線傳出；

所述網絡接口芯片是DM9000A，它帶通用處理器接口，支持8/16位數據總線模式，16KB非易失性FLASH存儲器，采用48腳TQFP封裝；該DM9000A芯片實現以太網媒體介質訪問層即MAC和物理層即PHY的功能，包括MAC數據幀的組裝/拆分與收發、地址識別、CRC編碼/校驗、MLT-3編碼器、接收噪聲抑制、輸出脈沖成形、超時重傳、鏈路完整性測試和信號極性檢測與糾正；

所述固態IDE硬盤的結構是由閃存顆粒，磁盤主控芯片、PCB總線連接接口構成；該固態IDE硬盤通過寄存器訪問進行讀寫操作，負責完成雷達原始數據的存儲；

所述電源芯片是TPS54610芯片，可提供-0.6～10V的輸出電壓；記錄儀用到四種電壓：1.05V、1.5V、2.5V和3.3V；1.05V為DSP主控模塊ADSP-TS201S的內核供電電壓，1.5V為FPGA接口控制模塊的內核供電電壓以及SDRAM數據緩存單元供電電壓，2.5V為TS201S的I/O供電電壓，3.3V為FPGA接口控制模塊的I/O供電電壓以及其它芯片的供電電壓；硬件電源層分布中，1.05V和3.3V共用一個電源層，1.5V、2.5V分別為單獨的電源層。