[發明專利]金屬互連結構的制作方法及平坦化工藝

無效

• 申請號: 201010164292.4
• 申請日: 2010-04-29
• 公開（公告）號: CN102237297A
• 公開（公告）日: 2011-11-09
• 發明（設計）人: 陳俊;林燕飛;范思源
• 申請（專利權）人: 武漢新芯集成電路制造有限公司;中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體制造領域，且特別涉及一種金屬互連結構的制作方法及平坦化工藝。

背景技術

近年來，隨著半導體集成電路制造技術的發展，集成電路中所含的器件的數量不斷增加，器件的尺寸也因集成度的提升而不斷地縮小，因此對于良好的線路連接的要求也越來越高。現有技術的集成電路元件逐漸采用小尺寸、高密度的多層立體布線，光刻工藝中對解析度和焦點深度的限制越來越高，因此對晶圓的表面平整度有較高的要求，特別當需要三層或者四層以上的金屬層時，對平坦化技術的需求更顯得重要。化學機械研磨(Chemical?Mechanical?Polishing，CMP)是實現晶圓平坦化的主要技術。

半導體的金屬互連工藝中通常使用鋁或者銅作為金屬互連結構的金屬層，但是隨著器件尺寸的減小，結構越來越復雜，鋁線的缺點越來越明顯，包括響應延遲(用RC表征)增大等。由于銅具有良好的導電性能和優異的電遷移特性，銅互連逐漸取代了鋁互連。無論是銅互連還是鋁互連，一般來說，所構成的金屬互連結構包括半導體襯底，沉積在半導體襯底上電介質層，其中電介質層蝕刻有多個凹槽，阻擋層沉積在上述結構表面，金屬層沉積在阻擋層上。

CMP工藝通常包括三步，在CMP工藝的第一階段(Platen1，P1)，通過較大的MRR(Material?Removal?rate，材料去除率)去除大量的金屬以及表面的波形結構形成初步平坦化；第二階段(Platen2，P2)，通過降低研磨速率的方法用相對較小的MRR去除剩余的金屬，并通過終點偵測技術(Endpoint)以精確控制研磨終點使研磨停在阻擋層上，在到達研磨終點時為了確保所有電介質表面上的金屬都已經被去除而達到隔離目的，還要進行一定時間的過度拋光(overpolish，OP)處理；最后緩沖(buff)階段(Platen3，P3)去除阻擋層(Ti/TiN)和一定量的電介質以進一步提高表面平坦化程度，減少缺陷，并用大量的去離子水(DIW)清洗研磨墊和晶圓。

在實際生產中，CMP工藝后會產生很多缺陷，最常見的是金屬、化學品、研磨液及微粒子(particle)殘留，以及金屬表面腐蝕(corrosion)及彈坑(crater)缺陷等表面刮傷缺陷(Scratch)。

晶圓表面的上述缺陷可能會造成半導體元件p-n接面的漏電、縮減少數載子的生命期以及降低元件柵極氧化層的崩潰電壓，微粒的附著則會影響微影工藝圖案轉移的真實性，導致電路結構短路等等，嚴重的甚至造成晶圓報廢。因此，在CMP工藝中，如何有效的去除晶圓表面的這些缺陷已經成為現有技術亟需解決的技術難題。

發明內容

本發明提出一種金屬互連結構的制作方法及平坦化工藝，其能夠有效改善進行研磨處理后的金屬表面狀況，去除大部分金屬表面缺陷，從而提高金屬互連的質量。

為了達到上述目的，本發明提出一種金屬互連結構的制作方法，包括下列步驟：

提供一半導體襯底；

在所述半導體襯底上沉積電介質層，所述電介質層包括依次層疊的絕緣層和緩沖氧化層；

蝕刻所述電介質層至露出半導體襯底以形成凹槽；

在上述結構表面沉積阻擋層；

在凹槽中填充金屬層形成金屬插塞；

通過化學機械研磨去除上述結構表面的金屬層、阻擋層和部分緩沖氧化層；

對所述緩沖氧化層進行回蝕刻，進一步去除部分緩沖氧化層。

可選的，所述絕緣層的材料為硼磷硅玻璃。

可選的，所述絕緣層的厚度為7500埃～7900埃。

可選的，所述電介質層的材料為氧化硅。

可選的，所述電介質層的厚度為7500埃～7900埃。

可選的，所述阻擋層的材料為Ti或TiN。

可選的，所述阻擋層的厚度為205埃～215埃。

可選的，所述金屬層的材料為鎢金屬。

可選的，所述緩沖氧化層的材料為氧化硅。

可選的，所述緩沖氧化層的厚度為1930埃～2070埃。

可選的，所述進行化學機械研磨處理所去除的緩沖氧化層厚度為700埃～750埃。

可選的，所述回蝕刻去除的緩沖氧化層厚度為50埃～100埃。

可選的，所述回蝕刻采用O₂和CF₄對緩沖氧化層進行干法蝕刻。

可選的，所述O₂的流量為1700sccm～1900sccm，所述CF₄的流量為850sccm～950sccm。