[發(fā)明專利]一種協(xié)議處理器設計的優(yōu)化方法

無效

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• 申請日: 2010-05-03
• 公開（公告）號: CN101827105A
• 公開（公告）日: 2010-09-08
• 發(fā)明（設計）人: 金婕;于敦山;崔小欣;王陽元
• 申請（專利權）人: 北京大學
• 主分類號: H04L29/06
• 分類號: H04L29/06;G06F17/50
• 代理公司: 北京萬象新悅知識產權代理事務所(普通合伙) 11360
• 代理人: 蘇愛華

技術領域

本發(fā)明屬于協(xié)議處理器設計技術領域，尤其涉及一種協(xié)議處理器設計的優(yōu)化方法。

背景技術

協(xié)議處理器主要實現(xiàn)對某種通信協(xié)議(如藍牙協(xié)議、USB協(xié)議等)進行處理的功能，協(xié) 議處理器中一般的數(shù)據(jù)流模型包括物理層、鏈路層、網絡層、傳輸層和應用層。協(xié)議處理器 的結構模型一般包括應用軟件、接口軟件、協(xié)議處理器的驅動程序、協(xié)議處理器的固件和協(xié) 議處理器的硬件等功能模塊，其中應用軟件和接口軟件通常是用于實現(xiàn)數(shù)據(jù)流模型中的應用 層，協(xié)議處理器的驅動程序通常是將應用程序所產生的數(shù)據(jù)傳遞給協(xié)議處理器進行處理，而 協(xié)議處理器的固件是用來控制實現(xiàn)物理層和鏈路層的專用硬件。協(xié)議處理器的結構根據(jù)所設 計協(xié)議的復雜程度的不同和所要求的性能的不同可以有全軟件、全硬件和軟硬件結合的三種 不同的設計方法。目前對協(xié)議比較復雜(如包含復雜的流量控制、錯誤恢復機制等)且性能 要求較高的協(xié)議處理器一般采用軟硬件結合的設計方法，但是現(xiàn)有的軟硬件結合設計的協(xié)議 處理器在流片測試后，一般會表現(xiàn)出對并發(fā)連接(或并發(fā)數(shù)據(jù)傳輸)的情況出現(xiàn)吞吐率下降 的問題。這主要是由于現(xiàn)有的協(xié)議處理器一般需要頻繁訪問加速硬件以確定被發(fā)送或者被接 收的幀的傳輸狀態(tài)，來判斷是否在傳輸過程中進行了正確的發(fā)送或者接收；同時需要通過幀 的傳輸狀態(tài)判斷連接的狀態(tài)，是否連接發(fā)生不可恢復的錯誤或者信號丟失等情況。在同時存 在大量連接的情況下，協(xié)議處理器必須進行規(guī)模很大的連接狀態(tài)鏈表的查詢和對軟硬件接口 進行頻繁訪問，從而降低了協(xié)議處理器的工作效率。另外，協(xié)議處理器在實現(xiàn)過程中，尤其 是對復雜的協(xié)議一般采用軟件的方法進行設計，但是軟件的設計方法往往不能滿足高性能協(xié) 議處理的速度要求。特別是對于通信協(xié)議中出現(xiàn)的大量的條件判斷和循環(huán)等待的操作，軟件 處理復雜進而影響協(xié)議處理器的性能。

發(fā)明內容

為解決上述協(xié)議處理器在并發(fā)連接情況下吞吐率下降及在處理復雜協(xié)議時協(xié)議處理器性 能不高的問題，本發(fā)明提供一種協(xié)議處理器設計的優(yōu)化方法，一方面提供對并發(fā)連接的硬件 支持，另一方面對復雜的協(xié)議進行協(xié)議流程圖的設計并進行合理的軟硬件劃分，從而提高整 個處理器的工作效率。

本發(fā)明采用的技術方案是：一種協(xié)議處理器設計的優(yōu)化方法，包括如下操作步驟：

步驟一，應用層協(xié)議分析和應用模式分析；

步驟二，結合傳輸層、網絡層、鏈路層及物理層協(xié)議提出適合應用模式的硬件結構；

步驟三，對傳輸層、網絡層及鏈路層中軟件處理復雜的協(xié)議進行分析并設計出相應的協(xié) 議流程圖；

步驟四，提取協(xié)議流程圖中相同的流程圖部分和相似的流程圖部分進行分析；

步驟五，找出軟件處理復雜而適于硬件處理的部分進行硬件實現(xiàn)。

其中所述的應用模式分析包括通信過程中的通信建立、數(shù)據(jù)傳輸和通信結束的工作過程 分析、各個工作過程所占用的時間分析、所使用的幀的類型特點及幀的數(shù)目的分析。

所述的相同的流程圖部分為完全相同的屬于同一流程圖的不同部分的部分流程圖或者屬 于不同流程圖中的部分流程圖。

所述的相似的流程圖部分為不同部分出現(xiàn)于另一相似的部分流程圖的開始或者結束位 置。

所述的相同的流程圖部分和相似的流程圖部分為具有循環(huán)結構的部分流程圖。

本發(fā)明的有益效果為：由于對于并發(fā)連接采用了硬件設計進行支持，減少了協(xié)議處理器 對于協(xié)議處理器軟硬件接口的訪問，從而提高了協(xié)議處理器的工作效率；協(xié)議流程圖中相同 和相似的流程圖部分尤其是具有循環(huán)結構的相同的和相似的流程圖部分采用硬件實現(xiàn)對處理 器的性能提高非常明顯。采用該方法優(yōu)化的協(xié)議處理器設計不僅很好的滿足上層應用的需要， 而且對下層協(xié)議進行了更加合理的軟硬件劃分。

附圖說明

圖1為本發(fā)明一種協(xié)議處理器設計的優(yōu)化方法的流程模塊圖；

圖2為本發(fā)明待優(yōu)化的協(xié)議處理器設計中的一個流程圖；

圖3為本發(fā)明待優(yōu)化的協(xié)議處理器設計中的另一個流程圖。

具體實施方式

下面結合附圖說明本發(fā)明一種協(xié)議處理器設計的優(yōu)化方法的具體實施。如圖1所示的本 發(fā)明的流程模塊圖中，從大的方面分為兩部分，包括1)對所設計的協(xié)議處理器的應用層協(xié) 議和應用模式進行分析，并結合傳輸層、網絡層、鏈路層及物理層協(xié)議提出可能的硬件結構。 如在協(xié)議處理器的信息傳輸過程中存在多種類型的數(shù)據(jù)幀，包括連續(xù)傳輸?shù)臄?shù)據(jù)幀和獨立傳 輸?shù)臄?shù)據(jù)幀；在協(xié)議處理器的信息傳輸過程中存在多種類型的控制幀，包括請求信息的請求 幀和響應信息的應答幀。對于連續(xù)傳輸?shù)臄?shù)據(jù)幀，幀頭的信息有一定的規(guī)律性，所以對于多 個連續(xù)傳輸?shù)臄?shù)據(jù)幀可以采用自動成幀的硬件結構來實現(xiàn)，后續(xù)幀只需要根據(jù)已存儲的幀頭 內容進行適當域的改變即可按照一定時序發(fā)送出去，因此不需要在傳輸每幀數(shù)據(jù)時都訪問軟 硬件接口。對于連續(xù)傳輸?shù)目刂茙梢愿鶕?jù)硬件中保存的并行連接的狀態(tài)，自動完成控制 幀的發(fā)送。2)對傳輸層、網絡層及鏈路層中軟件處理復雜的協(xié)議進行分析并設計出協(xié)議流程 圖，提取相同和相似的流程圖部分進行分析，找出適于硬件處理的部分進行實現(xiàn)。由于協(xié)議 的復雜性，往往一個協(xié)議處理器的設計過程中會出現(xiàn)多個流程圖，圖2和圖3為本發(fā)明實施 的協(xié)議處理器中的其中的兩個流程圖?？梢钥闯鰣D2所示的流程圖中方框1中的部分流程圖 與圖3所示的流程圖中方框2中的部分流程圖為相似的流程圖部分，這兩部分流程圖從圖中 可以看出判定條件及操作動作基本是相同的，二者不同之處僅在于方框1所含流程圖的結束 位置，所以對方框1和方框2中的部分流程圖可以用同一硬件來實現(xiàn)，只是在實現(xiàn)的硬件模 塊上增加兩個多路選擇器，一個用于選擇是執(zhí)行方框1中的流程圖部分還是執(zhí)行方框2中的 流程圖部分，另一個用于判定方框1中流程圖是否滿足循環(huán)的條件。