[發(fā)明專利]偵測(cè)時(shí)脈信號(hào)之間峰值相位誤差的方法及裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201010149755.X
• 申請(qǐng)日: 2010-04-15
• 公開（公告）號(hào): CN101834601A
• 公開（公告）日: 2010-09-15
• 發(fā)明（設(shè)計(jì)）人: 凡妮莎·S·坎尼克
• 申請(qǐng)（專利權(quán)）人: 威盛電子股份有限公司
• 主分類號(hào): H03L7/085
• 分類號(hào): H03L7/085
• 代理公司: 北京林達(dá)劉知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11277
• 代理人: 劉新宇;王璐

技術(shù)領(lǐng)域

本發(fā)明有關(guān)于時(shí)脈同步以及時(shí)脈域交叉(clock?domaincrossing)，特別是有關(guān)于測(cè)量提供給不同時(shí)脈域的時(shí)脈信號(hào)之間的峰值相位誤差。

背景技術(shù)

集成電路設(shè)計(jì)隨著電路集成化程度的提高而持續(xù)演進(jìn)。不同的時(shí)脈頻率用于最大化不同電路功能的電路效益。例如典型的微處理器針對(duì)不同時(shí)脈域的不同電路具有不同的時(shí)脈頻率，比如微處理器時(shí)脈以及輸入/輸出時(shí)脈、核心時(shí)脈、總線時(shí)脈、四倍頻(quad-pumped)時(shí)脈等等。不同時(shí)脈域之間的信息必須成功地傳輸以使芯片正常運(yùn)行。當(dāng)具有第一頻率的第一時(shí)脈所驅(qū)動(dòng)的第一時(shí)脈域的電路所產(chǎn)生的數(shù)據(jù)或信息被傳輸?shù)讲煌l率的第二時(shí)脈所驅(qū)動(dòng)的第二時(shí)脈域的電路，或者當(dāng)具有第一頻率的第一時(shí)脈所驅(qū)動(dòng)的第一時(shí)脈域的電路所產(chǎn)生的數(shù)據(jù)或信息被不同頻率的第二時(shí)脈所驅(qū)動(dòng)的第二時(shí)脈域的電路所截取(capture)時(shí)，會(huì)發(fā)生時(shí)脈域交叉。在很多實(shí)施例中，不同的時(shí)脈頻率來自共同的參考時(shí)脈。本領(lǐng)域技術(shù)人員可了解到，多個(gè)鎖相回路電路(multiple?phase-locked?loop，PLL)基于各自的時(shí)脈乘數(shù)(clock?multipliers)乘以參考時(shí)脈的頻率以產(chǎn)生想要的時(shí)脈信號(hào)。理想上每一鎖相回路電路在可接受容許范圍內(nèi)產(chǎn)生同步于參考電路的較高頻率時(shí)脈信號(hào)。只要時(shí)脈同步于可接受容許范圍內(nèi)，例如，在較快的時(shí)脈信號(hào)的一半周期內(nèi)，不同時(shí)脈域下的電路之間的數(shù)據(jù)與信息可以成功地傳輸。

然而，臨界的(marginal)、甚至是不適當(dāng)?shù)腜LL電路設(shè)計(jì)都可能危及成功時(shí)脈域交叉而引起運(yùn)行故障。并且，雖然設(shè)計(jì)適當(dāng)?shù)腜LL電路可能大部分情況下運(yùn)行正常，而在電路變異以及某些環(huán)境情況，例如電壓、溫度、速度、輸入抖動(dòng)(jitter)等等可能造成不正常運(yùn)行或電路故障。因此，有必要測(cè)量來自共同參考時(shí)脈信號(hào)的不同時(shí)脈信號(hào)之間的峰值相位誤差。測(cè)試期間測(cè)量的相位誤差可以找出潛在的問題以及進(jìn)行電路調(diào)整以解決潛在時(shí)間問題而達(dá)到想要的性能以及運(yùn)行。舉例來說，PLL電路可能調(diào)整到最小化相位誤差以及針對(duì)特定環(huán)境狀況及變異以確保正常運(yùn)行。

發(fā)明內(nèi)容

本發(fā)明提供一種峰值相位誤差偵測(cè)電路，包括相位誤差邏輯電路以及延遲及暫存邏輯電路。相位誤差邏輯電路提供相位差異脈沖信號(hào)，相位差異脈沖信號(hào)包含至少一差異脈沖，該至少一差異脈沖指示一時(shí)脈信號(hào)對(duì)的選擇邊緣之間的時(shí)差(timing?difference)。延遲及暫存邏輯電路接收相位差異脈沖信號(hào)以及提供表示該時(shí)脈信號(hào)對(duì)之間的峰值相位誤差的峰值相位誤差值。延遲及暫存邏輯電路可能包括延遲線，延遲線包括串聯(lián)耦接的多個(gè)延遲單元以及多個(gè)接頭。每一接頭提供對(duì)應(yīng)延遲單元的輸出狀態(tài)。暫存邏輯電路對(duì)應(yīng)差異脈沖的持續(xù)時(shí)間暫存或閂鎖每一接頭的狀態(tài)。每一延遲位維持設(shè)定直到被重置，所以最長(zhǎng)的相位差異脈沖信號(hào)被暫存以提供此峰值相位誤差。

本發(fā)明提供一種集成電路，包括提供多個(gè)時(shí)脈信號(hào)的多個(gè)時(shí)脈電路，以及峰值相位誤差偵測(cè)電路。峰值相位誤差偵測(cè)電路包含相位誤差邏輯電路、延遲及暫存邏輯電路以及控制邏輯電路。相位誤差邏輯電路接收選擇的時(shí)脈信號(hào)對(duì)以及提供相位差異脈沖信號(hào)，相位差異脈沖信號(hào)包括一差異脈沖，該差異脈沖指示選擇的時(shí)脈信號(hào)對(duì)之間的時(shí)差。延遲及暫存邏輯電路接收相位差異脈沖信號(hào)以及并提供峰值相位誤差值，峰值相位誤差值表示選擇的時(shí)脈信號(hào)對(duì)之間的峰值相位誤差。控制邏輯電路自多個(gè)時(shí)脈信號(hào)之間選擇該對(duì)時(shí)脈信號(hào)。

本發(fā)明提供一種偵測(cè)時(shí)脈信號(hào)之間的峰值相位誤差的方法，包括于選擇的時(shí)脈邊緣邏輯地比較一對(duì)時(shí)脈信號(hào)，以及提供對(duì)應(yīng)的多個(gè)相位差異脈沖信號(hào)，提供上述相位差異脈沖信號(hào)至具有多個(gè)接頭的延遲線，根據(jù)每一相位差異脈沖信號(hào)的每一持續(xù)時(shí)間，暫存上述多個(gè)接頭的每一個(gè)的狀態(tài)以提供對(duì)應(yīng)的延遲位，每一延遲位維持設(shè)定直到被清除，以及轉(zhuǎn)換上述多個(gè)延遲位為峰值相位誤差值。

本發(fā)明能夠測(cè)量提供給不同時(shí)脈域的時(shí)脈信號(hào)之間的峰值相位誤差。

附圖說明

圖1為根據(jù)本發(fā)明的一實(shí)施例的集成電路裝置的簡(jiǎn)化框圖；

圖2是圖1的峰值相位誤差偵測(cè)電路的具體實(shí)施例的框圖；

圖3是圖2的相位誤差邏輯電路的具體實(shí)施例的電路圖；

圖4是本發(fā)明中耦接至圖2暫存邏輯電路的延遲線的電路圖；

圖5為本發(fā)明中圖4的暫存器的電路圖；以及

圖6為根據(jù)本發(fā)明中使用圖1裝置中的峰值相位誤差偵測(cè)電路的測(cè)試程序的流程圖。

具體實(shí)施方式

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。