[發明專利]具有結構化模型的集成電路設計驗證方法無效
| 申請號: | 201010149157.2 | 申請日: | 2010-04-07 |
| 公開(公告)號: | CN101840450A | 公開(公告)日: | 2010-09-22 |
| 發明(設計)人: | 黃瑞華;連志斌;謝崢;楊偉才;張國棟;蘇世祥;劉芳 | 申請(專利權)人: | 連志斌 |
| 主分類號: | G06F17/50 | 分類號: | G06F17/50 |
| 代理公司: | 深圳市百瑞專利商標事務所(普通合伙) 44240 | 代理人: | 金輝 |
| 地址: | 廣東省深圳市南山*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 具有 結構 模型 集成電路設計 驗證 方法 | ||
技術領域??本發明涉及大規模數字集成電路設計與驗證領域,尤其涉及一種具有結構化模型的集成電路設計驗證方法。具體的說,本發明涉及一種數字集成電路設計結構化資源分析、記錄、檢查、提取,并映射到結構化驗證環境的功能驗證方法。
背景技術??隨著集成電路技術的發展,電路設計的規模越來越大,功能越來越復雜。保證芯片設計按照預想的功能正常工作,已經成為集成電路發展的一個瓶頸。隨著設計的復雜度不斷提高,芯片功能驗證需要的時間和資源也在不斷的增加。上市時間是一個芯片能否取得商業成功的關鍵因素。因此芯片設計的競爭力很大程度上都體現在驗證的效率和質量上。
現有技術中IC芯片設計的一般流程如圖1中的實線部分所示,首先,從需求書/設計規格書的分析開始,然后劃分模塊并分配任務,接著分析測點,然后就是搭建(編寫)驗證環境,進行仿真驗證,最后是回歸測試。在仿真測試和回歸測試的過程中,得到測點覆蓋率的統計,會反饋到測點的分析過程中,直到覆蓋率達到規定的項目信心度為止。
目前需求書/設計規格書和測點的分析還沒有統一的方法,都是基于驗證工程師自己對設計的理解。分析的過程很困難,而分析的結果在項目后續的發展中很難用得上,特別是驗證環境的搭建難度大,驗證環境部件不能重復使用造成了資源的浪費。而且由于分析的結果因人而異,顯得很零散,不完整。
進一步的,模塊劃分后,項目的進展就開始發散,如何保證劃分的模塊最后能整合在一起,無縫連接,目前還沒有一個很好的方法,對項目風險來講,在項目后期由于模塊整合消耗的資源會影響信心度。
從資源的角度分析這個現有技術中IC芯片的一般設計流程,整個流程最終得到的資源如圖2所示,在測試平臺上包括:項目管理資源(schedule?resource)201,設計規格書/需求書(specification/requirement)202,以及項目管理資源和設計規格書/需求書兩者之間的關聯資源203。Schedule?resource?201包括一些項目管理的信息,比如測點、優先級、測點覆蓋狀態等一些結論性的、本專業一般工程師都理解的資源。
對項目工程而言,現有技術中的IC芯片設計流程有三個方面的問題:
1.在項目開始階段不能有效衡量風險,要直到測點分析完成后才知道項目風險。風險評估的時間有點晚,對整個項目的完成是非常危險的。
2.驗證環境不靈活。如果想產生新的測試用例進行測試,以提高信心度,就需要修改驗證環境,成本很高。因為測試用例只能適應于當前驗證環境,項目的信心度在驗證環境搭建完成后很難再有提高。
3.搭建驗證環境成本太高。由于設計的復雜性導致搭建驗證環境非常耗費時間,同時占用大部分的資源。搭建驗證環境成為功能驗證的重點和難點,和以覆蓋率為目標的功能驗證相矛盾。我們都知道覆蓋率是功能驗證的主要目標。
為了提高編寫驗證環境的效率,目前數字IC設計驗證發展了很多的高級驗證方法,比如AVM(高級驗證方法學Advanced?Verification?Methodology),OVM(開放的驗證方法學Open?Verification?Methodology),VMM(驗證方法學Verification?Methodology?Manual)等。這些高級驗證方法采用面向對象的技術,把一些常用的驗證環境組件做成基本的類。把這些類做成庫,然后集成在仿真工具中,比如modelsim、vcs等業界常用的仿真工具。通過類的例化和繼承,實現驗證部件的復用和層次化。這些高級驗證方法能夠幫助驗證工程師更方便的搭建驗證平臺,提供更加完善的測試激勵。但這些方法都存在一個問題,那就是這些驗證方法只是提供構成驗證環境組件的基本類,現實組件的實質內容還需要驗證工程師自己手動搭建。驗證方法只是在搭建驗證平臺上提供便利,對驗證團隊內部以及驗證團隊和設計團隊之間的思路交流沒有提供一個有效的平臺,因為這些方法學只是在軟件語言上的一個抽象和提高,還是停留在可運行的代碼層次。在思路分析層次,它們顯得很無助和無奈。
有些EDA公司提供了一些管理項目風險的工具,比如Synopsys公司的VCS工具提供了一個叫VMM?planner的項目管理工具。這種工具可以對測點和項目的進展情況(測點完成情況)進行統計,進而來管理和評估項目的風險和上市時間。但這類工具也僅僅就是一個統計工具。它提供了這樣一個管理的功能,并沒有一個機制保證測點的完整性,也沒有提供如何分析得到統計信息的方法。
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