[發(fā)明專利]致能與提供一總線上的一多核環(huán)境的裝置與方法

有效

• 申請?zhí)枺?/td>: 201010146517.3
• 申請日: 2010-04-12
• 公開（公告）號: CN101833530A
• 公開（公告）日: 2010-09-15
• 發(fā)明（設計）人: 達魯斯·D·嘉斯金斯;詹姆斯·R·隆柏格
• 申請（專利權(quán)）人: 威盛電子股份有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 北京林達劉知識產(chǎn)權(quán)代理事務所(普通合伙) 11277
• 代理人: 劉新宇;王璐

1.一種致能一總線上的一多核環(huán)境的裝置，其特征在于，該總線由主動終端阻抗控制，該裝置包括：

一配置陣列，其位于一處理器核內(nèi)且用以產(chǎn)生多個指示信號，所述指示信號指示該總線上的多個對應驅(qū)動器使用以位置為基礎的總線終端或使用以通訊協(xié)定為基礎的總線終端，其中該處理器核設置于一多核基板上；以及

所述多個對應驅(qū)動器，耦接于所述指示信號、多個位置信號、一總線所有權(quán)信號以及一多封裝信號，每一所述對應驅(qū)動器用以控制多個對應節(jié)點的其中一節(jié)點如何被驅(qū)動以響應所述指示信號的其中一對應指示信號的一第一狀態(tài)，每一所述對應驅(qū)動器包括：

可配置多核與多封裝邏輯電路，若該第一狀態(tài)指示該以位置為基礎的總線終端，該可配置多核與多封裝邏輯電路用以根據(jù)以位置為基礎的終端規(guī)則控制一上拉邏輯電路、一第一下拉邏輯電路以及一第二下拉邏輯電路，若該第一狀態(tài)指示該以通訊協(xié)定為基礎的總線終端，該可配置多核與多封裝邏輯電路用以根據(jù)以通訊協(xié)定為基礎的終端規(guī)則控制該上拉邏輯電路、該第一下拉邏輯電路以及該第二下拉邏輯電路。

2.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，若所述位置信號的其中一對應位置信號的一第二狀態(tài)指示一總線終端位置，則該以位置為基礎的終端規(guī)則指示該可配置多核與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，以及若該第二狀態(tài)指示一內(nèi)部位置，則去能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。

3.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，若所述位置信號的其中一對應信號的一第二狀態(tài)指示一總線終端位置且所述多封裝信號的一第三狀態(tài)指示該多核基板位于該總線的一遠方終端，則該以位置為基礎的終端規(guī)則指示該可配置多核與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，若該第二狀態(tài)指示一內(nèi)部位置且該第三狀態(tài)指示該多核基板位于該遠方終端，則去能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路，以及若該第三狀態(tài)指示該多核基板位于該總線的內(nèi)部，則去能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。

4.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，若該總線所有權(quán)信號指示該處理器核擁有該總線，則該以通訊協(xié)定為基礎的終端規(guī)則指示該可配置多核與多封裝邏輯電路以致能該上拉邏輯電路，而若該總線所有權(quán)信號指示該處理器核未擁有該總線，則去能該上拉邏輯電路。

5.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，該配置陣列包括多個熔絲，其中所述熔絲配置于該處理器核的一對應晶方的一或多個層上，其中在制造該處理器核期間對所述熔絲進行編程。

6.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，該配置陣列包括一特定暫存器，其中在重置該處理器核期間，經(jīng)由執(zhí)行指令對該特定暫存器的內(nèi)容進行編程。

7.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，當該上拉邏輯電路被致能時，該上拉邏輯電路產(chǎn)生該總線的一終端阻抗，其中該終端阻抗匹配該總線的特性阻抗。

8.一種在一總線上提供一多核環(huán)境的裝置，其特征在于，該總線由主動終端阻抗控制，該裝置包括：

可配置多核與多封裝邏輯電路，其設置于多個裝置中的其中一裝置內(nèi)且耦接至多個對應指示信號的其中一指示信號、多個位置信號的其中一位置信號、一總線所有權(quán)信號以及一多封裝信號，且用以根據(jù)所述對應指示信號的其中一指示信號的一第一狀態(tài)控制一上拉邏輯電路、一第一下拉邏輯電路以及一第二下拉邏輯電路；以及

一配置陣列，其位于一處理器核內(nèi)且耦接至該可配置多核與多封裝邏輯電路，用以產(chǎn)生所述對應指示信號，每一所述指示信號指示該總線上的多個驅(qū)動器的其中一對應驅(qū)動器使用以位置為基礎的總線終端規(guī)則或使用以通訊協(xié)定為基礎的總線終端規(guī)則，其中該處理器核設置于一多核基板上。

9.根據(jù)權(quán)利要求8所述的在一總線上提供一多核環(huán)境的裝置，其特征在于，若所述位置信號的其中一對應位置信號的一第二狀態(tài)指示一總線終端位置，則該以位置為基礎的總線終端規(guī)則指示該可配置多核與多封裝邏輯電路以致能該上拉邏輯電路與該第一下拉邏輯電路，以及若該第二狀態(tài)指示一內(nèi)部位置，則去能該上拉邏輯電路且致能該第一下拉邏輯電路與該第二下拉邏輯電路。