[發明專利]基于時序余因子的網表分析的方法和系統

有效

• 申請號: 201010142487.9
• 申請日: 2010-03-18
• 公開（公告）號: CN101930485A
• 公開（公告）日: 2010-12-29
• 發明（設計）人: J·R·鮑姆加特納;R·L·坎茨爾曼;H·莫尼;V·帕魯蒂
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 于靜;楊曉光

技術領域

本發明涉及狀態機的數字電路設計，更具體地說，涉及提高數字電路設計效率的系統、方法和計算機產品。

背景技術

可以使用狀態方程和狀態變量建立帶有存儲元件的電路的模型以描述系統的行為和狀態。系統的一組完整狀態變量外加定義狀態間轉變的邏輯通常包含足以計算系統的未來行為的與系統歷史有關的信息。簡化模型來減少狀態變量數，或簡化定義狀態轉變的邏輯可降低分析模型(例如，以確保它符合給定規范)的計算成本。

綜合和檢驗狀態變量模型需要大量計算資源。縮減設計大小的過程有利于降低計算要求，因而增強了邏輯綜合和檢驗能力。需要一種在相對于檢驗結果保持設計行為的同時縮減設計大小的自動化的方法。

發明內容

此處披露的實施例通過提供用于評估特定門對時序設計行為的影響的框架而解決了上述需求。該框架包括時序余因子分解(sequentialcofactoring)方法，即按照特定時間步切換門值的電路引入方法。該框架歸納了組合切換分析，后者可用于諸如評估可觀測性無關狀況(“observability?don’t?care?condition”，即可在其下去除門的狀況)之類的應用，以便增強綜合或檢驗。該歸納使得高效的框架能夠執行較組合分析更為強大的基于時序分析的縮減。此外，披露了從此特定時序歸納建模與方法(其跨所有時間幀進行余因子分解)受益的若干不同應用。所述方法通過向設計添加電路或操縱設計電路來實現，因而適用于使用諸如邏輯仿真器或形式檢驗算法之類的邏輯評估框架進行分析，以及使用諸如邏輯仿真器/加速器甚至制造芯片之類的基于硬件的框架進行分析。

此處披露的各種實施例提供了用于時序電路網表的基于時序余因子的電路設計的系統、計算機產品和方法。選擇時序電路的任意門以便進行分析，然后配置所述時序電路網表以將所述任意門連接到多路復用器。還配置所述時序電路網表以將選擇器控制電路連接到所述任意門的選擇器輸入端。響應于檢測到施加于所述選擇器輸入端的ctime信號，將多路復用器輸出端設置為更改任意門輸出，并且判定在將所述多路復用器輸出端設置為更改任意門輸出的時間期間所述時序電路的行為是否保持等效。

附圖說明

結合在說明書中并構成其一部分的附圖示出了本發明的各種實施例。所述附圖與總體說明共同解釋了本發明的原理，這些附圖是：

圖1A示出了正余因子分解和負余因子分解的輸入和輸出；

圖1B示出了基于ODC的網表分析的輸入和輸出；

圖2A-B示出了用于時序正余因子分解和負余因子分解的電路；

圖3是示出根據本發明的各種實施例的時序正余因子分解和負余因子分解的方法的流程圖；

圖4A-B示出了用于時序ODC網表分析的電路；

圖5是示出根據本發明的各種實施例的基于時序反相的ODC網表分析的方法的流程圖；以及

圖6示出了適于實現和實施各種示例性實施例的計算機系統600。

具體實施方式

一種執行電路設計縮減的技術是基于可觀測性無關的分析。此類分析識別在其下門值不影響電路的總體行為的狀況，從而產生可簡化設計的靈活性。此類技術的工作方式為使特定門的值反相并列舉原始門和修改后的門計值結果相同的狀況。備選的檢驗范例依賴于余因子分解，也就是說，使用常量0和1替代設計的門以降低檢驗復雜性或列舉該門對電路的其余部分的影響。這兩種分析通常被限制為在組合電路上工作。本披露通過時序余因子分解修改用于檢驗和綜合的組合余因子分解以用于狀態機的數字電路設計中，并且另外還列舉若干應用以利用這些新技術的益處。而且，這種時序余因子分解解決方案單純地根據邏輯電路實現，這允許其用在諸如邏輯仿真器、FPGA及硬件加速器、形式推理算法、甚至半導體器件之類的各種基于電路的分析框架中。