[發明專利]單管單電容型鐵電存儲器

無效

• 申請號: 201010140458.9
• 申請日: 2010-04-02
• 公開（公告）號: CN101814313A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 賈澤;張弓;任天令;陳弘毅
• 申請（專利權）人: 清華大學
• 主分類號: G11C11/22
• 分類號: G11C11/22;G11C7/06;G11C7/22
• 代理公司: 北京眾合誠成知識產權代理有限公司 11246
• 代理人: 黃家俊

技術領域

本發明涉及集成電路設計制造技術領域，尤其涉及一種基于讀出自參考反 相器的無需參考單元的單管單電容型鐵電存儲器存儲陣列。

背景技術

鐵電存儲器是一種新型非揮發存儲器件。它利用鐵電材料中的自發極化現 象實現二值數據的存儲。單管單電容(1T1C)的單元結構代表了高密度FeRAM 設計的發展方向。

目前，在1T1C結構FeRAM中，參考信號產生電路的設計是最大的挑戰。 傳統的參考信號產生電路主要有如下兩類：每列共用鐵電參考單元和每行共用 鐵電參考單元。每列共用鐵電參考單元的1T1C?FeRAM中，鐵電參考單元的疲 勞速度比鐵電存儲單元快很多，這樣經過多次讀寫操作后，參考信號的準確度 會嚴重下降。每行共用鐵電參考單元的1T1C?FeRAM可以解決疲勞度不一致的 問題，但是需要電流型靈敏放大器，其結果是參考信號產生電路較為復雜，功 耗、時序復雜度以及設計難度都大大增加。

發明內容

為了解決1T1C單元結構FeRAM中傳統參考信號產生方法存在的問題，本 發明提出了一種基于讀出自參考反相器的無需參考單元的1T1C?FeRAM存儲陣 列，其特征在于，所述的鐵電存儲器由鐵電存儲陣列和讀出電路兩部分組成；

其中，鐵電存儲陣列的每列單管單電容型存儲單元共用一條位線BLi，其中， i＝0...m，每行單管單電容型存儲單元共用一條字線WLj及一條板線PLj，其中 j＝0...n；

所述讀出電路由讀出自參考反相器和靈敏放大電路組成，其中，所述鐵電 存儲陣列的每列接一個讀出自參考反相器，靈敏放大器接在所述讀出自參考反 相器的兩端；

所述讀出自參考反相器由第一NMOS管M0、第二NMOS管M2、第一PMOS 管M1和第二PMOS管M3組成，第一NMOS管M0的柵極連至每列共用位線 BLi上，其中i＝0...m，其源極與第二NMOS管M2的漏極相接，其漏極與第一 PMOS管M1的漏極相接作為所述讀出自參考反相器的輸出；第一PMOS管M1 的柵極也連至所述該列共用位線BLi上，其源極與第二PMOS管M3的漏極相 接；第二NMOS管M2和第二PMOS管M3的柵極分別連至使能信號Read_en 及第二NMOS管M2的源極接地，第二PMOS管M3的源極接至電源 vdd_inv。

所述第一NMOS管M0和第一PMOS管M1為低閾值MOS管。

一種基于讀出自參考反相器的單管單電容型鐵電存儲器的寫操作時序，其 特征在于，整個操作過程分為4個階段T0、T1、T2、T3；

-T0階段中，預充電信號PRE為高電平，整個存儲陣列處于預充電狀態；

-T1階段中，預充電信號PRE變為低電平，待寫入的數據出現在位線BL 上，相應的字線WL信號由低電平變為高電平，待操作的存儲單元處于開啟狀 態；

-T2階段中，字線WL保持高電平，在板線PL信號的脈沖作用下，數據寫 入鐵電存儲單元；

-T3階段中，預充電信號PRE由低電平變為高電平，字線WL由高電平變 為低電平，存儲單元關閉，寫操作結束。

一種基于讀出自參考反相器的單管單電容型鐵電存儲器的讀操作時序，其 特征在于，整個操作過程分為5個階段t0、t1、t2、t3、t4；

-t0階段中，預充電信號PRE為高電平，存儲陣列處于預充電狀態；

-t1階段中，預充電信號PRE變為低電平，相應的字線WL由低電平變為 高電平，板線PL由低電平變為高電平，位線BL上的電壓變為V0或V1，取決 于存儲單元中存儲的數據是‘0’或‘1’；

-t2階段中，讀出自參考反相器使能，然后激活靈敏放大器，數據從存儲單 元讀出；

-t3階段中，板線PL由高電平變為低電平，數據回寫到存儲單元中；

-t4階段中，預充電信號PRE由低電平變為高電平，字線WL信號由高電 平變為低電平，讀操作結束。

與傳統的1T1C?FeRAM相比較，基于讀出自參考反相器的1T1C?FeRAM無 需鐵電參考單元，具有良好的抗疲勞特性；此外，由于不需要鐵電參考單元產 生參考信號，和參考信號產生相關的時序控制電路可以省去，其結果是減少了 設計的難度和復雜度，降低了功耗。

附圖說明

下面結合附圖對本發明作詳細說明：