[發明專利]基于FPGA的通用矩陣浮點乘法器

無效

• 申請號: 201010139877.0
• 申請日: 2010-04-07
• 公開（公告）號: CN101794210A
• 公開（公告）日: 2010-08-04
• 發明（設計）人: 楊楠;蘭建;韓慧婷;王立禾;李德偉;席裕庚
• 申請（專利權）人: 上海交通大學
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 上海交達專利事務所 31201
• 代理人: 王錫麟;王桂忠

1.一種基于FPGA的通用矩陣浮點乘法器，其特征在于，包括：若干并行的矩陣浮點乘法器，每個矩陣浮點乘法器包括：控制管理模塊、運算模塊和存儲模塊，其中：控制管理模塊與運算模塊相連傳輸累加器清零信號，控制管理模塊與存儲模塊相連傳輸數據地址信號和結果有效信號，運算模塊與存儲模塊相連傳輸待運算數據信號和運算結果信號。

2.根據權利要求1所述的基于FPGA的通用矩陣浮點乘法器，其特征是，所述的控制管理模塊生成控制信號以控制運算模塊和存儲模塊，該模塊包括：數據地址控制子模塊、結果有效控制子模塊和累加器清零控制子模塊，其中：數據地址控制子模塊與存儲模塊相連傳輸數據地址控制信號，結果有效控制子模塊與存儲模塊相連傳輸結果有效信號，累加器清零控制子模塊與運算模塊相連傳輸累加器清零信號。

3.根據權利要求1所述的基于FPGA的通用矩陣浮點乘法器，其特征是，所述的運算模塊執行矩陣數據的乘法和累加操作，該模塊包括：乘法器、浮點-定點轉換器、累加器和定點-浮點轉換器，其中：乘法器與存儲模塊相連傳輸待運算數據信號，累加器與控制管理模塊相連傳輸累加器清零信號，乘法器與浮點-定點轉換器相連傳輸浮點乘法信號，浮點-定點轉換器與累加器相連傳輸定點乘法信號，累加器與定點-浮點轉換器相連傳輸浮點累加信號，定點-浮點轉換器與存儲模塊相連傳輸運算結果信號。

4.根據權利要求1所述的基于FPGA的通用矩陣浮點乘法器，其特征是，所述的存儲模塊緩存待運算矩陣的數據和結果矩陣的數據，并提供總線訪問接口使外部其他設備與本發明裝置進行數據交換，該模塊包括：乘數矩陣存儲單元、被乘數矩陣存儲單元、結果矩陣存儲單元、總線數據接口和內部數據接口，其中：乘數矩陣存儲單元與控制管理模塊相連傳輸乘數地址信號，被乘數矩陣存儲單元與控制管理模塊相連傳輸被乘數地址信號，結果矩陣存儲單元與控制管理模塊相連傳輸結果有效信號，乘數矩陣存儲單元分別與總線數據接口和內部數據接口相連傳輸待運算的乘數信息，被乘數矩陣存儲單元分別與總線數據接口和內部數據接口相連傳輸待運算的被乘數信息，結果矩陣存儲單元分別與總線數據接口和內部數據接口相連傳輸運算結果信息，總線數據接口與外部其他設備相連傳輸待運算的乘數信息、待運算的被乘數信息和運算結果信息，內部數據接口與運算模塊相連傳輸待運算的乘數信息、待運算的被乘數信息和運算結果信息。