[發明專利]低速時鐘使能信號產生方法、裝置和設備

有效

• 申請號: 201010133356.4
• 申請日: 2010-03-26
• 公開（公告）號: CN101807913A
• 公開（公告）日: 2010-08-18
• 發明（設計）人: 關雪明
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03L7/00
• 分類號: H03L7/00
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

技術領域

本發明涉及通信領域，尤其涉及一種低速時鐘使能信號產生方法、裝置和 設備。

背景技術

隨著芯片規模的擴大和功能的增加，同時兼容的接口也呈倍數增長，目前， 大多數芯片都是多時鐘域，多時鐘域的芯片存在異步與功耗問題，解決上述問 題需要增大芯片容量，直接導致了芯片成本的增加。

多時鐘域芯片對于同源時鐘多時鐘頻點方案，主要由內置或外置鎖相環 (Phase?Locked?Loop，簡稱PLL)來實現，使用一個系統時鐘產生不同時鐘頻點的 時鐘分支，但該方案受PLL配置系數的限制，同時使用PLL會增加芯片或芯片 級解決方案的成本，且分頻系數的擴大需要以成本增加為代價。

針對上述缺陷，現有技術提供一種使用最高時鐘頻率作為系統時鐘的頻率， 其余頻率的時鐘使用系統時鐘+時鐘使能缺口(gap)替代時鐘的實現方案。該 方案可以達到只需一個晶振提供時鐘的效果，不同的時鐘使能gap代表不同時 鐘域，消除了異步處理的問題。

具體地，在利用高速時鐘模擬低速時鐘時，使用行波計數器實現低速時鐘 使能信號。例如用100MHz時鐘模擬50MHz時鐘，可使用100MHz時鐘設計一 個1比特的計數器，于0/1間翻轉，表示1/2的分頻系數，達到50MHz時鐘的 分頻效果。對于分頻系數較為復雜的情況，可使用A*(B*CLK+1*gap)+(C*CLK +1*gap)，即使用高速時鐘產生兩個快慢圖案來模擬低速時鐘的方法，來實現低 速時鐘使能信號。其中，““B*CLK+1*gap”表示快圖案，物理含義為B個有效 的時鐘周期+1個無效的時鐘周期(缺口)；“C*CLK+1*gap”表示慢圖案，物 理含義為C個有效的時鐘周期+1個無效的時鐘周期(缺口)；總公式A*(B*CLK +1*gap)+(C*CLK+1*gap)則表示A*(B+1)+(C+1)個時鐘周期中，A個快圖 案與1個慢圖案來模擬低速時鐘使能信號，其中低速時鐘與高速時鐘的頻率比 例為(A*B+C)/(A*(B+1)+(C+1))。

由于通信傳輸系統存在時鐘指標要求，使用高速時鐘模擬出的低速時鐘需 要達到最佳均勻的效果，以換取最佳的時鐘抖動性能，因此芯片系統的時鐘指 標與時鐘使能信號gap的均勻性相關。在實現上述方案時，發明人發現現有技 術的技術方案至少存在以下問題：對于分頻系統N/M較為復雜的情況，尤其是 當N與M的最小公倍數較大時，使用A*(B*CLK+1*gap)+(C*CLK+1*gap) 算式得出來的結果并不理想，產生的頻偏較大，時鐘使能信號不均勻，從而導 致模擬的時鐘有偏差。

發明內容

本發明實施例提供一種低速時鐘使能信號產生方法、裝置和設備，能夠實 現使用高速時鐘模擬固定比例的低速時鐘。

為解決上述技術問題，本發明實施例采用如下技術方案：

一種低速時鐘使能信號產生設備，包括：第一選擇器、第二選擇器、寄存 器、比較器、加法器和減法器，其中，高速時鐘與低速時鐘的整數比例為：P/C， P為高速時鐘整數值，C為低速時鐘整數值，則，

所述第一選擇器的第一輸入端用于接收低速時鐘整數值C，其第二輸入端耦 合至所述加法器的輸出端，其控制輸入端用于接收復位信號，其輸出端耦合至 所述寄存器的輸入端；

所述寄存器的輸入端耦合至所述第一選擇器的輸出端，其驅動端用于接收 高速時鐘，其輸出端分別耦合至所述比較器的輸入端、所述第二選擇器的第一 輸入端和所述減法器的第一輸入端；

所述比較器的第一輸入端耦合至所述寄存器的輸出端，其第二輸入端用于 接收高速時鐘整數值P，其輸出端輸出低速時鐘使能信號并耦合至所述第二選擇 器的控制輸入端；

所述第二選擇器的第一輸入端耦合至所述寄存器的輸出端，其控制輸入端 耦合至所述比較器的輸出端，其第二輸入端耦合至所述減法器的輸出端，其輸 出端耦合至所述加法器的第二輸入端；

所述減法器的第一輸入端耦合至所述寄存器的輸出端，其第二輸入端用于 接收高速時鐘整數值P，其輸出端耦合至所述第二選擇器的第二輸入端；

所述加法器的第一輸入端用于接收低速時鐘整數值C，其第二輸入端耦合至 所述第二選擇器的輸出端，其輸出端耦合至所述第一選擇器的第二輸入端。

一種低速時鐘使能信號產生方法，包括：

在第n個高速時鐘的周期內，將C的n倍除以P所得到的余數M與所述C 相比較；