[發明專利]基于存儲器折疊架構優化的低功耗LDPC譯碼器

有效

• 申請號: 201010132080.8
• 申請日: 2010-03-24
• 公開（公告）號: CN102201817A
• 公開（公告）日: 2011-09-28
• 發明（設計）人: 于增輝;郭琨;黑勇;周玉梅;朱勇旭;李春陽
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

1.一種基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，該譯碼器包括輸入緩存、輸出緩存、校驗節點運算單元、變量節點運算單元、存儲單元、地址產生單元、控制單元以及互聯網絡；其中，輸入數據經過所述輸入緩存進入所述存儲單元；在迭代譯碼期間，所述校驗節點運算單元、變量節點運算單元與所述存儲單元通過所述互聯網絡傳遞信息；在譯碼輸出時，譯碼結果由所述存儲單元經所述輸出緩存輸出；所述地址產生單元用于產生存儲單元的讀寫地址和讀寫控制信號；所述控制單元用于對譯碼器各個模塊的工作時序進行控制。

2.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，該譯碼器采用部分并行譯碼結構，該結構中多個校驗節點和多個變量節點分別復用同一個運算單元，共使用x個變量節點運算單元、y個校驗節點運算單元、1個輸入緩存和1個輸出緩存，其中的x和y分別為校驗矩陣的基礎矩陣的列數和行數。

3.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，所述輸入緩存和所述輸出緩存分別由若干個寄存器串聯而成，用于完成數據串行和并行的互相轉換。

4.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，所述校驗節點運算單元包含一個運算單元，該運算單元用于計算輸入最小值和輸入次小值，采用最小和算法，每次運算有與行重值相等個數的輸入數據并行輸入；該校驗節點運算單元計算每個輸入數據在不包括本身的情況下最小的輸入，并通過所述互聯網絡將校驗信息寫入所述存儲單元。

5.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，所述變量節點運算單元包含一個加法運算單元，該加法運算單元用于進行簡單的加法運算，在每次譯碼迭代中更新變量節點的值，以及用于下一次迭代的外信息初始值，在運算結束后將信息按原地址寫入所述存儲單元。

6.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，所述存儲單元包含x個存儲子單元，而每個存儲器子單元由1個信道信息存儲器和c個外信息存儲器構成，其中c為校驗矩陣的列重。

7.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，所述地址產生單元用來產生信道信息存儲器和外信息存儲器的讀寫地址及相應的讀寫使能信號和片選信號，其中外信息存儲器的讀寫地址采用同址寫回的方法，從外信息存儲器讀出信息，經過校驗節點運算單元和變量節點運算單元運算后得到的信息再按照原地址寫回外信息存儲器。

8.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，所述控制單元用于根據輸入的控制信號和狀態信號產生譯碼器其余模塊的控制信號，協調譯碼器的迭代譯碼過程。

9.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，該譯碼器對應的校驗矩陣為準循環矩陣，在譯碼器進行迭代運算過程中，外信息存儲器利用校驗矩陣對應的基礎矩陣的循環位移因子對其起始地址進行初始化。

10.根據權利要求1所述的基于存儲器折疊架構優化的低功耗LDPC譯碼器，其特征在于，該譯碼器在每次迭代的譯碼過程具體包括：

步驟1：初始化；

譯碼開始時，存儲單元中的信道信息存儲器和外信息存儲器分別存儲信道信息和外信息，寫入的初始地址均是從0開始；

步驟2：校驗節點運算；

每個存儲子單元中的外信息存儲器利用所對應變量在基礎矩陣中的小矩陣的循環位移因子來初始化自身的起始地址，然后外信息從該地址中讀出，經互聯網絡輸入到校驗節點運算單元中進行計算，計算結果再經互聯網絡按原地址寫回外信息存儲器；

步驟3：變量節點運算；

該處理過程，需要利用信道信息存儲器和外信息存儲器中的數據一起來完成變量節點處理過程；當步驟2的寫操作完成后，信道信息存儲器和外信息存儲器均將以0為起始地址讀出數據并輸入到變量節點運算單元中，進行變量節點運算，運算結果再按原地址寫回至外信息存儲器中，同時更新信道信息存儲器。