[發明專利]一種晶圓檢測結構及其制作方法、晶圓檢測方法

有效

• 申請號: 201010129223.X
• 申請日: 2010-03-18
• 公開（公告）號: CN102194796A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: 張國偉
• 申請（專利權）人: 北大方正集團有限公司;深圳方正微電子有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 郭潤湘

技術領域

本發明涉及半導體器件檢測領域，尤其涉及一種晶圓檢測結構及其制作方法、晶圓檢測方法。

背景技術

半導體工藝技術中，需要用到各種各樣的測試結構(制程監控PCM測試圖形)，用于在對客戶的晶圓(整個晶圓中即最終將封裝為成品芯片的部分)品質進行評測。如圖1所示，為了達到對客戶的晶圓品質進行檢測并且檢測過程不會對客戶的晶圓產生不良影響的目的，晶圓的測試結構一般都位于客戶晶圓區域之外的切割道中。

目前廣泛應用于半導體金屬間漏電監測的測試結構，是在客戶的晶圓制作金屬層時，在切割道中做出測試用的金屬層(也稱漏電檢測層)，在對客戶晶圓電參數測試時，由于客戶的晶圓結構復雜，雖然測試結構中漏電檢測層的金屬間未出現短路情況，但有可能客戶的晶圓中已經出現了電路短路的情況，通過對漏電檢測層進行是否短路的檢測，有的時候并不能一定準確地反映客戶的晶圓中各種復雜電路是否短路的結果，造成在電參數測試時，不能及早地發現客戶的晶圓出現的電路短路的問題。

發明內容

本發明實施例提供了一種晶圓檢測結構及其制作方法、晶圓檢測方法，用以實現對客戶的晶圓的電路短路的問題進行準確的檢測。

本發明實施例提供的一種晶圓檢測結構，位于晶圓的切割道中，該檢測結構從下到上依次包括：

包含有源區和場氧區的場氧層，至少一個多晶硅層，以及包含兩個相對布置的梳狀金屬條及分別與兩個所述梳狀金屬條相連的金屬觸點的漏電檢測層。

本發明實施例提供的一種晶圓檢測結構制作方法，包括：

晶圓的切割道中，依次形成包含有源區和場氧區的場氧層，至少一個多晶硅層，以及包含兩個相對布置的梳狀金屬條及分別與兩個所述梳狀金屬條相連的金屬觸點的漏電檢測層。

本發明實施例提供的一種使用前述的晶圓測試結構對晶圓進行檢測的方法，包括：

分別在晶圓測試結構的漏電檢測層中的兩個金屬觸點施加電壓進行電性檢測；

若有電流通過，則確定該晶圓電路有短路缺陷；

若否，則確定該晶圓電路無短路缺陷。

本發明實施例的有益效果包括：

本發明實施例提供的晶圓檢測結構及其制作方法、晶圓檢測方法中，包含有源區和場氧區的場氧層(Field?Oxidation)，至少一個多晶硅層以及包含兩個相對布置的梳狀金屬條及兩個金屬條相連的金屬觸點的導電層，本發明實施例提供的晶圓檢測結構，與現有晶圓電參數檢測使用的檢測結構相比，不僅包含了能夠反映金屬布線工藝步驟對金屬條間短路可能造成影響的結構，還包含了金屬布線工藝之前形成有源區、形成多晶硅的工藝步驟對金屬條間短路可能造成影響的結構，因此，晶圓檢測結構可以綜合性地反映形成有源區、形成多晶硅的工藝和金屬布線工藝對金屬條間短路的影響，囊括了現有客戶的晶圓芯片設計金屬布線工藝中的各種復雜結構，使得在對該檢測結構進行檢測時，如果出現缺陷狀況，則可以準確地定位客戶的晶圓部分也同樣出現了缺陷，檢測結果更準確。

附圖說明

圖1為現有技術中整個晶圓的結構示意圖；

圖2為本發明實施例提供的晶圓的各層中劃分9個區域的示意圖；

圖3為本發明實施例提供的場氧層的9個區間的具體結構示意圖；

圖4為本發明實施例提供的多晶硅層的9個區間的具體結構示意圖；

圖5為本發明實施例提供的導電層的9個區間的具體結構示意圖。

具體實施方式

下面結合附圖，用對本發明提供的一種晶圓檢測結構及其制作方法、晶圓檢測方法的具體實施方式進行詳細的說明。

考慮到在亞微米技術領域，后序工藝步驟容易受到前序工藝步驟的影響，例如漏電檢測層中金屬條之間短路，其檢測結果可能不僅僅是由于受到形成金屬布線的工藝步驟中各金屬條之間的間距的影響，還有可能是由于受到造成晶片表面的高低差的前序工藝步驟的影響。

以單多晶單金屬布線的產品為例，如果對漏電檢測層進行檢測出現短路，其檢測結果除了受到金屬布線的工藝步驟的影響，還可能受到在金屬布線工藝步驟之前的形成有源區的工藝步驟和形成單層多晶硅的工藝步驟的影響。以雙多晶單金屬布線的產品為例，如果對漏電檢測層進行檢測出現短路，其檢測結果除了受到金屬布線工藝步驟的影響，還可能受到形成兩個多晶硅層的步驟的影響。基于此，本發明實施例提供的晶圓檢測結構，不僅包括能夠反映金屬布線工藝步驟情況的漏電檢測層，還包括能夠反映形成有源區的工藝步驟情況的場氧層(Field?Oxidation)，以及能夠反映形成多晶硅的工藝步驟情況的兩個多晶硅層。