[發明專利]以高性能方式從CPU或處理單元中訪問物理存儲器的方法和裝置

有效

• 申請號: 201010128183.7
• 申請日: 2005-11-17
• 公開（公告）號: CN101901129A
• 公開（公告）日: 2010-12-01
• 發明（設計）人: S·蒙達爾;R·帕特爾;L·史密斯三世
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F12/10
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 錢慰民

1.一種微處理器，包括：

用以解碼第一和第二指令的解碼邏輯，其中所述第一指令具有對線性地址的引用，而所述第二指令具有對第一物理地址的引用；

線性地址至物理地址翻譯器，用以將所述線性地址翻譯成第二物理地址并將所述第二物理地址的表示提供給接口邏輯；以及

物理尋址邏輯，用以存儲第一存儲器類型并將所述第一物理地址的表示提供給所述接口邏輯。

2.如權利要求1所述的微處理器，其特征在于，所述第一指令由第一虛擬機生成，而所述第二指令由第二虛擬機生成。

3.如權利要求1所述的微處理器，其特征在于，所述第一指令和所述第二指令都包含多個微操作，并且其中所述第一指令中的所述多個微操作之一具有對所述線性地址的引用，而所述第二指令中的所述多個微操作之一具有對所述第一物理地址的引用。

4.如權利要求3所述的微處理器，其特征在于，所述接口邏輯是同時耦合至所述線性地址至物理地址翻譯器和所述物理尋址邏輯的高速緩存接口邏輯。

5.如權利要求3所述的微處理器，其特征在于，所述接口邏輯是同時耦合至所述線性地址至物理地址翻譯器和所述物理尋址邏輯的數據取出邏輯。

6.如權利要求4所述的微處理器，其特征在于，所述第一存儲器類型是可高速緩存的。

7.如權利要求5所述的微處理器，其特征在于，所述第一存儲器類型是不可高速緩存的。

8.如權利要求4所述的微處理器，其特征在于，還包括與所述線性地址至物理地址翻譯器相關聯以存儲第二存儲器類型的存儲器類型寄存器。

9.如權利要求8所述的微處理器，其特征在于，所述第一存儲器類型與所述第二存儲器類型相同。

10.如權利要求1所述的微處理器，其特征在于，所述線性地址引用虛擬存儲器內的位置，而所述第一物理地址引用系統存儲器內的位置。

11.一種集成電路，包括：

用以取出宏指令的取出單元；

耦合至所述取出單元以解碼所述宏指令的解碼單元，其中所述宏指令包含引用第一線性地址的第一微操作以及引用第一物理地址的第二微操作；

耦合至所述解碼單元的翻譯緩沖器，用以將所述第一線性地址翻譯成第二物理地址并將所述第二物理地址的表示提供給公用接口；以及

耦合至所述解碼單元的物理尋址邏輯，用以將所述第一物理地址的表示提供給所述公用接口，其中所述公用接口可用于請求來自所述第一和第二物理地址的元素。

12.如權利要求11所述的集成電路，其特征在于，所述物理尋址邏輯包括用以存儲第一存儲器類型的控制寄存器。

13.如權利要求12所述的集成電路，其特征在于，所述第一存儲器類型是可高速緩存的存儲器類型，且所述公用接口是高速緩存接口。

14.如權利要求12所述的集成電路，其特征在于，所述第一存儲器類型是不可高速緩存的(UC)存儲器類型，且所述公用接口是外部數據接口。

15.如權利要求13所述的集成電路，其特征在于，由所述高速緩存接口請求的所述元素是數據操作數，并且其中所述集成電路還包括：

耦合至所述高速緩存接口以存儲所述數據操作數的寄存器文件；以及

操作所述數據操作數的至少一個執行單元。

16.如權利要求15所述的集成電路，其特征在于，所述宏指令是可變長度指令。

17.如權利要求12所述的集成電路，其特征在于，還包括與所述翻譯緩沖器相關聯以存儲第二存儲器類型的存儲器類型寄存器。

18.如權利要求17所述的集成電路，其特征在于，所述物理尋址邏輯可用于讀出所述第二存儲器類型并將所述第二存儲器類型存儲在所述控制寄存器內作為所述第一存儲器類型。

19.如權利要求17所述的集成電路，其特征在于，所述第一和第二存儲器類型是不同的存儲器類型。