[發明專利]半導體集成電路裝置

有效

• 申請號: 201010123926.1
• 申請日: 2010-03-02
• 公開（公告）號: CN101860354A
• 公開（公告）日: 2010-10-13
• 發明（設計）人: 藤田哲也;萩原洋介
• 申請（專利權）人: 株式會社東芝
• 主分類號: H03K17/72
• 分類號: H03K17/72
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 許玉順;胡建新

相關申請的交叉參考

本申請基于并請求2009年4月8日申請的首次日本專利申請No.2009-094271的優先權，在此引用其全部內容作為參考。

技術領域

本發明涉及一種對待機狀態的邏輯塊(logic?block)進行電源切斷的低耗電技術等中所利用的有效的半導體集成電路裝置。

背景技術

以往，在半導體集成電路裝置中采用了多種低耗電技術。例如，采用了用于切斷待機狀態的邏輯塊的電源供給的電源開關，以此來削減電量消耗。即，在作為半導體集成電路裝置內部的電源(下面也稱為假想電源)的假想電源線和半導體集成電路裝置的外部的電源(外部電源)之間設有電源開關，從而控制從外部電源向假想電源線的供電。

通過互不相同的電源開關向待機狀態的邏輯塊和活性化的邏輯塊供電。然而，在為了使待機狀態的邏輯塊活性化而接通(ON)電源開關的瞬間有時會產生沖擊電流(rush?current)。若產生沖擊電流，則外部電源的電源電壓力會變動，向其他的活性化的邏輯塊的供電也變得不穩定，邏輯塊有誤動作的危險。

因此，在日本特開2008-34667號公報(以下稱為文獻1)中，公開了防止沖擊電流的技術。在文獻1的技術中，作為電源開關而采用了晶體管，晶體管的柵極和漏極之間通過電容器來連接，從而防止沖擊電流的產生。另外，文獻1的技術中設置了控制電路，根據電源電壓上升30％所經過的時間和上升60％所經過的時間之差，預測上升100％所需的時間，通過使晶體管完全導通，在獲得可靠的供電的同時實現低耗電。

然而，在通過電容器對一并控制的電源開關進行控制的情況下，用于對電源電壓的上升的坡度(傾き)進行平緩控制的細微調整是極困難的，文獻1的技術對于沖擊電流的控制也很困難。此外，在文獻1的技術中，需要設置根據電源的上升來預測使主開關完全導通的定時的電路，因此還存在電路規模大的問題。

發明內容

本發明的一個方式的半導體集成電路裝置具備：一個以上的第一晶體管，控制輸入電源線和輸出電源線之間的導通；一個以上的第二晶體管，控制上述輸入電源線和上述輸出電源線之間的導通；第一緩沖器，向與上述一個以上的第一晶體管連接的第一控制線供給第一控制信號，該第一控制信號用于驅動上述一個以上的第一晶體管；第二緩沖器，經由上述第一控制線被供給上述第一控制信號而產生第二控制信號，并將該第二控制信號供給至與上述一個以上的第二晶體管連接的第二控制線，上述第二控制信號用于驅動上述一個以上的第二晶體管；以及一個以上的電容器，連接在上述第一控制線和上述輸出電源線之間。

附圖說明

圖1是表示本發明的第一實施方式的半導體集成電路裝置的電路圖。

圖2是橫軸表示時間、縱軸表示電壓或電流的用于說明第一實施方式的動作的波形圖。

圖3是表示第一實施方式的變形例的電路圖。

圖4是表示在LSI上構成圖1的電路的情況下的布置(layout)的配置圖。

圖5是表示在LSI上構成圖1的電路的情況下的布置的配置圖。

圖6是表示在LSI上構成圖3的電路的情況下的布置的配置圖。

圖7是表示本發明的第二實施方式的電路圖。

圖8是橫軸表示時間、縱軸表示電壓或電流的用于說明第二實施方式的動作的波形圖。

圖9是表示圖7的電路的具體電路的一例的電路圖。

圖10是表示在LSI上構成圖7的電路的情況下的布置的配置圖。

圖11是表示在LSI上構成圖7的電路的情況下的布置的配置圖。

圖12是表示在LSI上構成圖7的電路的情況下的布置的配置圖。

圖13是表示本發明的第三實施方式的電路圖。

圖14是橫軸表示時間、縱軸表示電壓或電流的用于說明第三實施方式的動作的波形圖。

圖15是表示對假想基準電位線VSSV的電力控制裝置的電路圖。

具體實施方式

以下，參照附圖對本發明的實施方式進行詳細說明。

(第一實施方式)

圖1是表示本發明的第一實施方式的半導體集成電路裝置的電路圖。圖1的半導體集成電路裝置構成電源控制裝置。來自設在半導體集成電路裝置的外部的電源的電源電壓經由作為輸入電源線的電源線VDD供給至半導體集成電路裝置。在半導體集成電路裝置內設有用于向內部的邏輯電路(省略圖示)供給電源電壓的假想電源線VDDV。作為輸出電源線的假想電源線VDDV與未圖示的邏輯電路連接。