[發明專利]一種多通道并行隔離A/D采集處理方法

有效

• 申請號: 201010121167.5
• 申請日: 2010-03-10
• 公開（公告）號: CN102192765A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: 程蜀煒;韓彬;寇志強
• 申請（專利權）人: 連云港杰瑞電子有限公司
• 主分類號: G01D21/02
• 分類號: G01D21/02
• 代理公司: 南京眾聯專利代理有限公司 32206
• 代理人: 劉喜蓮

1.一種多通道并行隔離A/D采集處理方法，其特征在于，該方法的電路由輸入隔離電路、信號調理電路、數字隔離器和FPGA組成，對多通道、不同類型傳感器輸出的模擬電壓信號進行并行輸入隔離采集，每個通道輸入的模擬電壓信號依次通過輸入隔離電路、信號調理電路和數字隔離器傳送至FPGA；每個通道的輸入隔離電路與信號調理電路連接的一端的地電位相異，通道之間沒有接地回路的互連；信號調理電路由增益調節電路和高精度的∑-ΔA/D轉換器構成，模擬電壓信號經輸入隔離電路后送入增益調節電路，再經∑-ΔA/D轉換器，轉換后生成串行數字量SDO，同時輸出一個串行移位時鐘SCLK和轉換完成標志信號READY；串行數字量SDO經數字隔離器輸出，再通過FPGA進行串并轉換處理，實現多通道并行隔離A/D采集處理。

2.根據權利要求1所述的采集處理方法，其特征在于，所述的FPGA的內部電路包括輸入單元、輸出單元、時鐘分頻器、驅動器、同步信號控制邏輯、移位寄存器、鎖存器和存儲器；外部輸入時鐘CLOCK經過輸入單元進入時鐘分頻器，再經驅動器將主時鐘MCLK信號傳送至輸出單元，同時外部輸入時鐘CLOCK經過同步信號控制邏輯生成控制信號CONV傳送至輸出單元；每個通道的串行數字量SDO、串行移位時鐘SCLK和轉換完成標志信號READY依次通過移位寄存器、鎖存器和存儲器傳送至輸出單元；輸入單元和輸出單元完成接口處理功能；時鐘分頻器和驅動器用來生成每個通道∑-ΔA/D轉換器的主時鐘MCLK，從而控制∑-ΔA/D轉換器的采樣率；同步信號控制邏輯輸出每個通道的控制信號CONV，用來設置∑-ΔA/D轉換器的采樣時刻；移位寄存器和鎖存器共同完成串并轉換處理；存儲器內放置所有通道轉換后的并行數據，實現與上位機的通信。