[發明專利]一種高電源電壓抑制比的帶隙基準電壓源

有效

• 申請號: 201010120181.3
• 申請日: 2010-03-08
• 公開（公告）號: CN101794159A
• 公開（公告）日: 2010-08-04
• 發明（設計）人: 吳建輝;沈海峰;張萌;曲子華;顧俊輝;劉鵬飛;顧丹紅;馬瀟;趙煒;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: G05F3/20
• 分類號: G05F3/20
• 代理公司: 南京蘇高專利商標事務所(普通合伙) 32204
• 代理人: 柏尚春

技術領域

本發明涉及用于射頻、數模混合電路中需要產生的低溫度系數和高電源抑制 比的基準電壓源。隨著SOC(片上系統)的廣泛應用，數字開關，射頻模塊等的 噪聲會耦合到基準電壓源上，使傳統帶隙基準電壓源對高電源抑制比的要求越來 越迫切。

背景技術

對于數模轉換器、模數轉換器、電壓轉換器、電壓檢測電路等模擬電路而言， 基準電壓源是相當重要的模塊，基準電壓源的穩定性直接關系到電路的工作狀態 及電路的性能。為了滿足電路在不同外界環境下的正常工作要求，基準電壓源應 具有輸出穩定、抗干擾能力強、溫度系數小等優點。目前比較常用的是帶隙基準 電壓源，采用雙極型器件實現，輸出電壓值基本恒定在125V左右(電流模才0.6V， 雙極)；它的工作原理是使ΔVbe(雙極型晶體管在不同電流密度偏置下的兩個基 區-發射區的電壓差)的正溫度系數和Vbe(雙極型晶體管基區-發射區電壓)的 負溫度系數所產生的漂移相互抵消。但是，由于隨著尺寸的進一步縮小，電源電 壓的進一步降低，cascode(級聯)等結構無法使用后，使傳統帶隙基準電壓源很 難再有較高的電源抑制比，而對于高精度模擬電路電源電壓抑制比又是至關重要 的。

發明內容

技術問題：本發明提供了一種可通過內部調節，調節使輸出電壓達到極一種 高電源電壓抑制比的帶隙基準電壓源。電路在傳統帶隙基準電壓源的基礎上改進 了傳統運放，改進后的運放的電源電壓抑制比可通過內部調節，將其在0dB左右 調節，且對于獲得所需電源電壓抑制比之后的穩定狀態具有較寬的抗擾動范圍。

技術方案：本發明的一種高電源電壓抑制比的帶隙基準電壓源包括啟動電 路，正負溫度系數電流產生電路，運放及基準電壓產生電路；啟動電路，正負溫 度系數電流產生電路，運放及基準電壓產生電路的直流電輸入端分別連接直流電 源Vcc，啟動電路的輸出端接正負溫度系數電流產生電路的第一輸入端，正負溫 度系數電流產生電路的第一輸出端與運放的第一輸入端相連，正負溫度系數電流 產生電路的第二輸出端與運放的第二輸入端相連，正負溫度系數電流產生電路的 第三輸出端與基準電壓產生電路的第一輸入端相連接，運放的第一輸出端接正負 溫度系數電流產生電路的第二輸入端。

所述的啟動電路由第一PMOS管、第二PMOS管與第二電阻組成，第一PMOS 管的源極作為啟動電路的直流電輸入端，漏極分別與第二PMOS管的柵極、第二 PMOS管漏極及第二電阻一端相連，第二PMOS管的源極和第一PMOS管的柵極 相連作為啟動電路的輸出端，第二電阻的另一端接公共地端。

所述的運放中，第3aPMOS管、第3bPMOS管的源極與第5a?PMOS管、第 5b?PMOS管的源極相連并作為運放的直流電輸入端，與直流電源Vcc相連；第3b PMOS管的柵極與第2a?NMOS管的漏極、第4a?PMOS管的漏極和第5a?PMOS管 的柵極共連作為運放的第輸出端；第3a?PMOS管的柵極與第2b?NMOS管的漏 極、第4b?PMOS管的漏極和第5b?PMOS管的柵極及漏極共連；第5a?PMOS管的 漏極接第4a?PMOS管的源極、第3b?PMOS管的漏極接第4b?PMOS管的源極；第 4a?PMOS管和第4b?PMOS管的柵極共連作為運放的第三輸入端，第2a?NMOS管 和第2b?NMOS管的柵極共連作為運放的第四輸入端；第1aNMOS管的漏極接第 2a?NMOS管的源極，第1b?NMOS管的漏極接第2b?NMOS管的源極；第1b?NMOS 管的柵極作為運放的第一輸入端，第1a?NMOS管的柵極作為運放的第二輸入端； 第1a?NMOS管的源極、第1b?NMOS管的源極和第5電阻的正端共連；第5電阻 的另一端連與公共地端。

所述的基準電壓產生電路由1個MOS管和兩個電阻連接而成；第十一PMOS 管的柵極作為基準電壓產生電路的第一輸入端，源極作為基準電壓產生電路的直 流電輸入端，漏極連接第四電阻的正端，第四電阻的另一端與第三電阻的正端相 連作為基準電壓產生電路的基準電壓輸出端，第三電阻的另一端與公共地端連接。

該基準電壓源還包括一調節模塊，調節模塊的輸入端連接在正負溫度系數電 流產生電路的第三輸出端，調節模塊的電壓輸出端連接在運放的第四輸入端。