[發明專利]一種半導體器件的制造方法

無效

• 申請號: 201010111079.7
• 申請日: 2010-02-11
• 公開（公告）號: CN102157378A
• 公開（公告）日: 2011-08-17
• 發明（設計）人: 鐘匯才
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L21/8238
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 張磊

技術領域

本發明通常涉及半導體器件制造方法，具體來說，涉及一種基于柵極替代工藝/后柵工藝的提高器件速度的半導體器件制造方法。

背景技術

隨著半導體技術的發展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。在45納米及以下工藝集成中，前柵工藝和柵極替代工藝/后柵工藝都有廣泛的應用。對于柵極替代工藝，典型的工藝包括形成偽柵，接著形成源/漏延伸區、側墻和源/漏極區，而后去除器件的偽柵以形成開口，然后在開口中形成替代柵堆疊，這種工藝的優點在于，其替代柵堆疊的形成在源/漏極生成之后，此工藝中替代柵介質和替代柵電極不需要承受很高的退火溫度，避免了高的熱預算造成器件可能的功函數轉移，但在此工藝中，在柵電極的側壁也形成了高k柵介質材料，這部分連同較高介電常數的側墻將會對器件的速度造成延遲。

因此，需要提出一種基于柵極替代工藝的能夠提高器件速度的半導體器件的制造方法。

發明內容

本發明提供了一種半導體器件的制造方法，所述方法包括：提供半導體襯底；在所述半導體襯底上形成偽柵堆疊，以及在所述偽柵堆疊側壁形成偽側墻，以及在所述半導體襯底內形成源/漏延伸區和/或halo區以及源極區和漏極區，并覆蓋所述源極區和漏極區形成層間介質層；去除所述偽柵堆疊，暴露襯底以形成開口；在所述開口內形成替代柵堆疊，所述替代柵堆疊包括柵介質層和柵電極；去除所述偽側墻以及在替代柵堆疊中側壁部分的柵介質層；在所述柵電極側壁形成應力氮化物層，以提高所述器件的載流子遷移率。

本發明還提供了一種制造半導體器件的方法，所述方法包括：提供半導體襯底；在所述半導體襯底上形成偽柵堆疊，以及在所述偽柵堆疊側壁形成偽側墻，以及在所述半導體襯底內形成源/漏延伸區和/或halo區以及源極區和漏極區，并覆蓋所述源極區和漏極區形成層間介質層；去除所述偽柵堆疊，暴露襯底以形成開口；在所述開口內形成替代柵堆疊，所述替代柵堆疊包括柵介質層和柵電極；去除所述偽側墻、在替代柵堆疊中側壁部分的柵介質層以及層間介質層；覆蓋所述柵電極以及源極區和漏極區以形成應力氮化物層，以提高所述器件的載流子遷移率。

本發明還提供了一種制造半導體器件的方法，所述方法包括：提供半導體襯底；在所述半導體襯底上形成偽柵堆疊，以及在所述偽柵堆疊側壁形成偽側墻，以及在所述半導體襯底內形成源/漏延伸區和/或halo區以及源極區和漏極區，并覆蓋所述源極區和漏極區形成層間介質層；去除所述偽柵堆疊，暴露襯底以形成開口；在所述開口內形成替代柵堆疊，所述替代柵堆疊包括柵介質層和柵電極；去除所述偽側墻、在替代柵堆疊中側壁部分的柵介質層、層間介質層以及部分柵電極；覆蓋所述柵電極以及源極區和漏極區以形成應力氮化物層，以提高所述器件的載流子遷移率。

通過采用本發明所述的方法，有效提高了載流子的遷移率，進而提高器件的速度。

附圖說明

圖1示出了根據本發明的第一實施例的半導體器件的制造方法的流程圖；

圖2-6示出了根據本發明的第一實施例的半導體器件各個制造階段的示意圖；

圖7示出了根據本發明的第二實施例的半導體器件的制造方法的流程圖；

圖8-9示出了根據本發明的第二實施例的半導體器件各個制造階段的示意圖；

圖10示出了根據本發明的第三實施例的半導體器件的制造方法的流程圖；

圖11-12示出了根據本發明的第三實施例的半導體器件各個制造階段的示意圖。

具體實施方式

本發明通常涉及制造半導體器件的方法。下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發明。此外，本發明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。