[發明專利]非易失性存儲設備以及含有此設備的存儲系統

有效

• 申請號: 201010109501.5
• 申請日: 2010-02-03
• 公開（公告）號: CN101814319A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 金壽翰;金大漢
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C16/06;G11C16/08
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 錢大勇

相關申請的交叉引用

本申請要求2009年2月25日提交的韓國專利申請號No. 10-2009-0015933的優先權，通過引用將其整個內容合并于此。

技術領域

本發明涉及非易失性存儲設備以及包含此設備的存儲系統。

背景技術

快閃存儲設備是在掉電后仍保留所存儲數據的非易失性存儲設備。快閃 存儲設備能夠用具有電擦除和編程能力的半導體存儲設備來實現?？扉W存儲 器已經被應用于移動設備的可執行代碼保存存儲器，以及用作必須具有高密 度和高速度特點的移動設備的大容量存儲設備。

快閃存儲設備可以被分為NAND快閃存儲設備或者NOR快閃存儲設 備。NOR快閃存儲設備具有傳統的存儲單元結構，一個位線上并聯連接有 多個存儲單元。相反，在NAND快閃存儲設備中，一個位線上串聯連接有 多個存儲單元。NOR快閃存儲設備執行編程和讀操作的速度可比NAND快 閃存儲設備更快。為此，NOR快閃存儲設備已經被廣泛用于需要快速讀/編 程的應用中。

但是，與NAND快閃存儲設備相比，NOR快閃存儲設備可能更難以在 增加存儲容量的同時使半導體芯片小型化。一種在一個物理存儲單元中存儲 多個數據位的多電平單元(MLC)存儲系統已經被采用以便在不增加芯片尺 寸的情況下增加存儲容量。

發明內容

本發明的一個方面提供一種非易失性存儲設備，包括：單元陣列，含有 被排列在字線和位線交叉點上的存儲單元；地址譯碼器，被配置為根據地址 選擇字線之一；寫電路，被配置為將編程數據寫入與所選擇字線相連的存儲 單元中；以及控制電路，被配置為控制地址譯碼器和寫電路，以便在寫操作 期間順序地執行多個條帶(band)編程(寫)操作，其中，在每個條帶寫操 作期間，所述控制電路進一步被配置為選擇下一個條帶寫操作的寫條件。

本發明的另一個方面提供一種存儲系統，包括：非易失性存儲設備；以 及存儲控制器，被配置為控制非易失性存儲設備。所述非易失性存儲設備包 括：單元陣列，含有被排列在字線和位線交叉點上的存儲單元；地址譯碼器， 被配置為根據地址選擇字線之一；寫電路，被配置為將編程數據寫入與所選 擇字線相連的存儲單元；以及控制電路，被配置為控制地址譯碼器和寫電路， 以便在寫操作期間順序地執行多個條帶寫操作，其中，在每個條帶寫操作期 間，所述控制電路被進一步配置為選擇下一個條帶寫操作的寫條件。

在寫操作期間，根據本發明實施例的非易失性存儲設備可以順序地執行 多個條帶寫操作，并且在條帶寫操作中選擇下一個條帶寫操作所使用的優化 的寫條件。根據本發明實施例的非易失性存儲設備可以利用優化的寫條件來 執行寫操作。

下面將參考附圖詳細描述本發明的各種示例實施例。然而，可以以不同 的形式來實例化本發明，而不應當將本發明理解為僅限定于這里所提出的實 施例。相反，提供這些實施例以便本公開將是更徹底和完全的，并且將實施 例的范圍完整地傳達給本領域的技術人員。在整個附圖中相似的參考編號表 示相似的元件。

附圖說明

通過參考附圖的以下描述，本發明的以上和其它特征將變得顯而易見， 其中，在各個附圖中相似的參考編號表示相似的部件，除非有其它的指定， 其中：

圖1是根據本發明實施例的非易失性存儲設備100的框圖；

圖2是顯示圖1的非易失性存儲設備100的編程順序的圖；

圖3是顯示在圖1的非易失性存儲設備100的寫操作期間，在每個條帶 中所使用的電壓的時間-電壓圖；

圖4是圖1的非易失性存儲設備100的第一寫方法的流程圖；

圖5是更詳細地描述圖4中的編程步驟S12的流程圖；

圖6是描述根據第一示例實施例的圖4中的步驟S13的驗證操作的流程 圖；

圖7是圖6中的驗證電平的分布圖；

圖8是更全面描述根據第二示例實施例的圖4中的步驟S13的驗證操作 的流程圖；

圖9是圖8中的驗證電平的分布圖；

圖10是描述根據本發明實施例的非易失性存儲設備100的第二寫方法 的流程圖；

圖11是描述在圖10的驗證操作期間選擇下一個條帶所使用的條帶寄存 器的第一方法的流程圖；

圖12是描述在圖10的驗證操作期間選擇下一個條帶所使用的條帶寄存 器的第二方法的流程圖；