[發明專利]延遲電路

有效

• 申請號: 201010005301.5
• 申請日: 2010-01-13
• 公開（公告）號: CN101867358A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 五十嵐敦史;杉浦正一
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 何欣亭;徐予紅

技術領域

本發明涉及使輸入信號延遲后輸出的延遲電路。

背景技術

對傳統的延遲電路進行說明。圖7是傳統的延遲電路的示圖。圖8是表示傳統的延遲時間的時序圖。

當輸入信號Vin從低電平成為高電平時，通過反相器91，PMOS晶體管92及NMOS晶體管95的柵極電壓成為低電平，PMOS晶體管92導通，而NMOS晶體管95截止。這樣，電容96通過PMOS晶體管92來充電，因此內部電壓Vx逐漸升高。若輸入信號Vin成為高電平后經過從低電平成為高電平時的延遲時間Tx，且內部電壓Vx成為緩沖器97的反相閾值電壓Vti以上，則輸出信號Vout成為高電平。

此外，當輸入信號Vin從高電平成為低電平時，通過反相器91，PMOS晶體管92及NMOS晶體管95的柵極電壓成為高電平，PMOS晶體管92截止，而NMOS晶體管95導通。這樣，電容96通過PMOS晶體管95放電，因此內部電壓Vx逐漸降低。若輸入信號Vin成為低電平后經過從高電平成為低電平時的延遲時間Ty，且內部電壓Vx成為低于緩沖器97的反相閾值電壓Vti，則輸出信號Vout成為低電平(例如，參照專利文獻1：日本特開2007-096661號公報(圖5))。

但是，在傳統技術中，如果電源電壓VDD發生變化，由反相器(未圖示)等構成的緩沖器97的反相閾值電壓Vti也會發生變化。這樣，從低電平成為高電平時的延遲時間Tx及從高電平成為低電平時的延遲時間Ty也會發生變化。

此外，由于緩沖器97的PMOS晶體管(未圖示)及NMOS晶體管(未圖示)的制造偏差，存在反相閾值電壓Vti不會成為電壓(VDD/2)的危險性。這樣，從低電平成為高電平時的延遲時間Tx和從高電平成為低電平時的延遲時間Ty會不同。

發明內容

本發明鑒于上述課題構思而成，提供一種延遲時間不會依賴于電源電壓而輸入信號從低電平成為高電平時和從高電平成為低電平時的延遲時間相等的延遲電路。

為了解決上述課題，本發明提供一種使輸入信號延遲后輸出的延遲電路，其特征在于：包括被輸入所述輸入信號的第一內部延遲電路、被輸入所述輸入信號反相后的反相輸入信號的第二內部延遲電路、以及被輸入所述第一內部延遲電路及所述第二內部延遲電路的輸出信號且輸出所述延遲電路的輸出信號的選擇電路，所述第一內部延遲電路及所述第二內部延遲電路具備第一反相器和恒流反相器，該第一反相器具備第一電流源、充電用開關、放電用開關和電容，所述充電用開關基于所述輸入信號利用所述第一電流源對所述電容進行充電，所述放電用開關基于所述輸入信號使所述電容放電，所述恒流反相器具備第二電流源和NMOS晶體管，當所述電容的電壓成為基于所述NMOS晶體管的閾值電壓的反相閾值電壓以上時輸出低電平的輸出信號。

(發明效果)

在本發明中，電容的電壓從接地電壓成為比基于NMOS晶體管的閾值電壓的反相閾值電壓高的電壓為止的時間成為延遲時間，因此延遲時間是以接地電壓為基準而決定的。因而，延遲時間不依賴于電源電壓。

此外，當輸入信號成為高電平時，延遲電路使用第一內部延遲電路產生的延遲時間，當輸入信號成為低電平時，延遲電路使用第二內部延遲電路產生的延遲時間，這些第一和第二內部延遲電路相同。因而，輸入信號成為高電平時和成為低電平時的延遲時間相等。

附圖說明

圖1是表示本發明第一實施方式的延遲電路的電路圖。

圖2是表示圖1的延遲電路的延遲時間的時序圖。

圖3是表示圖1的延遲電路的內部電壓的時序圖。

圖4是表示本發明第二實施方式的延遲電路的電路圖。

圖5是表示圖4的延遲電路的延遲時間的時序圖。

圖6是表示圖4的延遲電路的內部電壓的時序圖。

圖7是傳統的延遲電路的示圖。

圖8是表示傳統的延遲時間的時序圖。

具體實施方式

以下，參照附圖，就本發明的實施方式進行說明。

<第一實施方式>首先，對第一實施方式的延遲電路的結構進行說明。圖1是表示第一實施方式的延遲電路的電路圖。

在此，內部延遲電路10和內部延遲電路20在圖中采用了不同的符號，但是結構相等。

延遲電路具備反相器40、內部延遲電路10、內部延遲電路20及選擇電路30。內部延遲電路10具備電流源11、反相器11a、電容17、恒流反相器19及反相器18。反相器11a具有PMOS晶體管14及NMOS晶體管15。恒流反相器19具有電流源13及NMOS晶體管16。選擇電路30具有閂鎖器31。