[發明專利]半導體器件

有效

• 申請號: 201010004023.1
• 申請日: 2010-01-14
• 公開（公告）號: CN101794816A
• 公開（公告）日: 2010-08-04
• 發明（設計）人: 小野昇太郎;齋藤涉;羽田野菜名;大田浩史;渡邊美穗
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/38
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 王永剛

本申請享有2009年1月23日提出的專利申請的優先權。

技術領域

本發明涉及半導體器件，特別涉及各種開關電源等功率電子領域 中使用的功率半導體器件。

背景技術

MOS型場效應晶體管(以下稱為“MOSFET”)、絕緣柵型雙極 晶體管(以下稱為“IGBT”)等半導體器件具有高速開關特性以及幾 十～幾百V的反向阻斷電壓(以下稱為“耐壓”)。因此，這些半導體 器件廣泛用于家用電氣設備、通信設備、以及車載用電動機等電力變 換那樣的控制領域中。為了達成使用了這些半導體器件的電源系統的 小型化、高效化、以及低功耗化，需要降低構成系統的半導體器件的 導通狀態下的電阻(以下稱為“導通電阻”)。即，強烈要求MOSFET、 IGBT具有高耐壓以及低導通電阻。

一般，半導體器件在截止狀態下被施加了高電壓時，漂移區耗盡 而保持電壓。MOSFET、IGBT等半導體器件為了得到高耐壓而具有 雜質濃度比較低的漂移區，所以電阻變大，元件的導通電阻中所占的 漂移電阻的比例增大，結果是導通電阻也變大。因此，在這些半導體 器件中，耐壓與導通電阻具有折衷的關系，存在由該材料決定的界限。

相對于此，作為用于降低該漂移電阻的結構，已知超結(super junction)結構(參照“Theory?of?semiconductor?super?junction devices”(T.Fujihira，Jpn，J.Appl.Phys.，Vol.36(1997)，pp6254 -6262))。該超結結構是指，在漂移區中在相對電流路徑垂直的方 向上交替配置了p型半導體層和n型半導體層的結構。

在一般的半導體器件中，在對漏電極施加了高電壓時，耗盡層從 與源電極連接的p型基區與n型漂移區的pn結合面擴展，所以在該 pn結合面的電場強度達到了臨界電場時發生雪崩擊穿。因此，一般的 半導體器件的耐壓由n型漂移區的雜質濃度以及耗盡層距離決定。

相對于此，在超結結構中，除了與n型漂移區的pn結合面以外， 耗盡層還從漂移區中的p型半導體層與n型半導體層的pn結擴展。 因此，向p型基區與n型漂移區的pn結合面的電場集中被緩和，漂 移區整體的電場上升，結果是，即使在使n型半導體層的雜質濃度高 于通常的半導體器件的漂移區的情況下也得到高耐壓。進而，在半導 體器件的導通狀態下，由于電流流過高濃度的n型半導體層，所以與 具有與超結結構相同程度的耐壓的一般的半導體器件相比，能夠將超 結結構的導通電阻設為1/5左右。

但是，對于超結結構，也要求進一步降低導通電阻。為了進一步 降低超結結構的導通電阻，需要提高n型半導體層的雜質濃度。在該 情況下，為了保持耐壓必需使n型半導體層耗盡化，所以需要減小n 型半導體層與p型半導體層的寬度。即，需要增加各自的半導體層的 長寬比。

此處，作為用于形成超結結構的方法，例如已知如下方法：從n 型外延層表面通過反應離子蝕刻(以下稱為“RIE”)形成溝，而使p 型層外延生長(參照日本特開2007-12801號公報)；以及將在高電 阻的外延層中通過離子注入以及擴散而選擇性地形成n型以及p型的 埋入層、層疊高電阻的外延層并與下層同樣地通過離子注入以及擴散 而形成n型以及p型的埋入層的工序反復多次的制造方法(參照日本 特開2004-14554號公報)。

在日本特開2007-12801號公報所公開的方法中，以高長寬比在 溝內部外延生長高質量的硅，通過高的濃度控制性來埋入雜質，所以 該方法是難易度非常高的方法。

相對于此，在日本特開2004-14554號公報所公開的方法中，雖 然離子注入、外延生長等工序的次數增加，但由于具有高的控制性， 所以該方法一般被用作形成超結結構的工藝，也實現了產品化。

但是，在日本特開2004-14554號公報所公開的方法中，必須將 各高電阻的外延層的厚度制作成以高濃度連接上下的n型以及p型的 擴散層的程度。但是，為了得到高的長寬比，需要減小相鄰的p型以 及n型的擴散層的間隔，但相互重合且相互抵消的雜質濃度增加，所 以加工裕量(process?margin)變小。

相對于此，為了減少相互抵消的雜質濃度，考慮縮短擴散長度的 方法，因此，為了不使上下的擴散層以高濃度連接，必須減小外延層 的厚度。