[發明專利]基于FPGA的任意數值分頻器實現方法

無效

• 申請號: 201010003266.3
• 申請日: 2010-01-08
• 公開（公告）號: CN101789781A
• 公開（公告）日: 2010-07-28
• 發明（設計）人: 周殿鳳
• 申請（專利權）人: 鹽城師范學院
• 主分類號: H03K23/68
• 分類號: H03K23/68
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于FPGA的任意數值分頻器實現方法，鍵盤和FPGA開發平臺通過數據線相連，鍵盤部分由數字和字母組成，用來完成系數的選擇與輸入；FPGA開發平臺部分完成分頻工作，其中：m、j分別控制整數分頻的分頻系數和占空比；小數分頻時m、n分別調整整數部分和小數部分；分數分頻時j調整整數部分，而m、n用于調節分母和分子值；n1和n2用于調節分數和小數分頻的占空比；y是頻率輸出端；

具體實現的方法是：

a、鍵盤輸入模塊：由4×4矩陣鍵盤組成，可以輸入0～9，當A鍵按下時，輸入的值給m，B鍵按下時輸入的值給n，C鍵按下時輸入的值給j，D鍵按下時輸入的值給n1，E鍵按下時輸入的值給n2，F鍵按下時輸出清零；

b、選擇模塊：當輸入的二進制數control＝00時實現偶數和占空比不等于50％的奇數分頻，control＝01時實現占空比為50％的奇數分頻，control＝10和11時分別實現小數和分數分頻；

c、整數分頻模塊：此模塊可以實現任意數值的偶數分頻，占空比可以根據需要進行調節，也可以實現占空比不等于50％的奇數分頻，主要采用計數器實現，分頻系數和占空比均可以進行調節；

d、占空比為50％的奇數分頻模塊：假設要實現占空比為50％的m＝2n+1分頻，選擇兩個2n+1進制計數器控制兩個中間時鐘clk1和clk2，1號計數器在輸入時鐘clk的上升沿計數，2號計數器在clk的下降沿計數；當計數器1輸出為0～n-1時clk1為1，輸出為n～2n時clk1為0；計數器1輸出為2n時計數器1清0，如此循環下去；clk2的實現類似于clk1，只是在clk的下降沿運作而已；最終輸出的時鐘clkout＝clk1+clk2；

e、小數分頻模塊：小數分頻器是通過可變分頻和多次平均的方法得到的，假設要進行m.n分頻，如果小數是一位小數，則總共要進行10次分頻，總的規律是進行n次m+1分頻，10-n次m分頻；如果小數是2位，需要進行100次分頻，分頻的規律是進行n次m+1分頻，100-n次m分頻；以此類推可得到多位小數的分頻規律；不管是幾位小數總要進行兩種系數的分頻，兩種分頻究竟如何交差進行，可以根據一定的規律計算出來；下面以3.6分頻為例進行講解；3.6分頻要進行6次4分頻，4次3分頻，將小數部分6按倍累加，假設累加的值為a，如果a小于10則進行3分頻，a小于10的話下一次則加上6，此后如果a大于等于10則進行4分頻，4分頻過后再將累加值減去4后與10比較以決定下一次分頻是4分頻還是3分頻；如此計算下去即可；

f、分數分頻模塊：分數分頻器的設計思想與小數分頻器類似，假設進行分頻，總分頻次數由分母m決定，規律是進行n次j+1分頻和m-n次j分頻，兩種分頻交替進行的計算方法也和小數分頻類似，分數分頻的分頻系數和占空比也可以根據需要任意調節。