[發明專利]非易失性半導體存儲器

無效

• 申請號: 200980155872.2
• 申請日: 2009-09-18
• 公開（公告）號: CN102301426A
• 公開（公告）日: 2011-12-28
• 發明（設計）人: 濱本幸昌;土岐和啟
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/02;G11C16/04
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 汪惠民

1.一種非易失性半導體存儲器，能通過多根位線對多個非易失性存儲器單元同時寫入，該非易失性半導體存儲器具有：

M根數據線，根據列地址信號連接于所述多根位線，其根數少于所述位線的根數，其中M為2以上的整數；

漏極電壓生成電路，生成所述多個非易失性存儲器單元各自的漏極電壓源的電壓；

漏極電壓供給線，連接所述漏極電壓生成電路的輸出；和

M個開關電路及M個開關控制電路，介于所述M根數據線和所述漏極電壓供給線之間，

所述M個開關電路各自具有N個開關，其中N為1以上的整數，

所述M×N個開關各自具有第1端子和第2端子，該第1端子共同連接于所述M根數據線之中的對應的1根數據線，該第2端子共同連接于所述漏極電壓供給線，

所述漏極電壓供給線經由所述M×N個開關連接于所述M根數據線，由所述M個開關控制電路控制所述M×N個開關。

2.根據權利要求1所述的非易失性半導體存儲器，其中，

構成所述M個開關電路的任意一個開關電路的N個開關，分別由彼此并聯連接的一導電型晶體管構成，

在向所述M根數據線之中的對應的1根數據線應供給漏極電壓的情況下，所述N個晶體管之中至少1個晶體管通過所對應的開關控制電路的控制而導通。

3.根據權利要求1所述的非易失性半導體存儲器，其中，

構成所述M個開關電路的任意一個開關電路的N個開關，由彼此并聯連接的P型晶體管和N型晶體管構成，

在向所述M根數據線之中的對應的1根數據線應供給漏極電壓的情況下，所述P型晶體管或所述N型晶體管的其中之一通過所對應的開關控制電路的控制而導通。

4.根據權利要求1所述的非易失性半導體存儲器，其中，

所述M個開關控制電路能按所述M根數據線的每1根數據線控制與所述M根數據線之中的對應的1根數據線連接的所述N個開關導通的組合。

5.根據權利要求1所述的非易失性半導體存儲器，其中，

所述M個開關控制電路能按所述M根數據線的每1根數據線控制與所述M根數據線之中的對應的1根數據線連接的所述N個開關導通的期間。

6.根據權利要求1所述的非易失性半導體存儲器，其中，

所述非易失性半導體存儲器還具備：

讀出電路，將所述M根數據線作為輸入；和

狀態保存電路，輸入由所述讀出電路輸出的M個讀出信號，

根據由所述狀態保存電路輸出的M個狀態輸出信號，控制所述M個開關電路。

7.根據權利要求6所述的非易失性半導體存儲器，其中，

所述多個非易失性存儲器單元各自能夠存儲通過反轉源極漏極電壓關系從而能寫入的多位數據，

在通過一個方向的源極漏極電壓施加進行第1位的寫入時，讀出通過相反方向的源極漏極電壓施加進行寫入的第2位的存儲狀態，將所讀出的存儲狀態保存在所述狀態保存電路中，

根據所述狀態保存電路中所保存的存儲狀態，變更所述M個開關控制電路的控制方法。

8.根據權利要求6所述的非易失性半導體存儲器，其中，

在對所述多個非易失性存儲器單元寫入時，讀出進行寫入的存儲器單元的閾值電平狀態，將所讀出的閾值電平狀態保存在所述狀態保存電路中，

根據所述狀態保存電路中所保存的閾值電平狀態，變更所述M個開關控制電路的控制方法。