[發(fā)明專利]帶有共享指令流的協(xié)處理器單元

有效

• 申請(qǐng)?zhí)枺?/td>: 200980154914.0
• 申請(qǐng)日: 2009-12-10
• 公開(kāi)（公告）號(hào): CN102282540A
• 公開(kāi)（公告）日: 2011-12-14
• 發(fā)明（設(shè)計(jì)）人: 邁克爾·弗朗克
• 申請(qǐng)（專利權(quán)）人: 超威半導(dǎo)體公司
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38;G06F12/10
• 代理公司: 上海勝康律師事務(wù)所 31263
• 代理人: 李獻(xiàn)忠

技術(shù)領(lǐng)域

本發(fā)明大體上涉及計(jì)算機(jī)處理，具體地說(shuō)是，涉及在共享指令流的處理器單元和協(xié)處理器單元上執(zhí)行指令。

發(fā)明內(nèi)容

公開(kāi)了用于在協(xié)處理器單元上執(zhí)行指令的各種技術(shù)。

在一種實(shí)施方式中，公開(kāi)了包含第一處理器功能單元的一種設(shè)備，所述第一處理器功能單元耦合至協(xié)處理器單元。在一種實(shí)施方式中，所述第一處理器功能單元配置成從調(diào)度器單元(scheduler?unit)接收第一指令流中的第一組指令，并將所述第一組指令提供給協(xié)處理器單元。然后，所述第一處理器功能單元配置成從所述協(xié)處理器單元接收響應(yīng)于所述第一組指令的第一組執(zhí)行結(jié)果，在那里，所述協(xié)處理器單元發(fā)起(initiate)對(duì)所述第一組執(zhí)行結(jié)果的傳輸。在某些實(shí)施方式中，所述設(shè)備包含總線電路，所述總線電路使所述第一處理器功能單元耦合至所述協(xié)處理器單元，并且所述總線電路配置成實(shí)現(xiàn)基于數(shù)據(jù)包的協(xié)議。在一些實(shí)施方式中，所述基于數(shù)據(jù)包的協(xié)議是超傳輸協(xié)議或者PCI-Express協(xié)議。在其他實(shí)施方式中，所述第一處理器功能單元配置成更改(alter)位于所述協(xié)處理器單元內(nèi)的轉(zhuǎn)換后備緩沖器(TLB)中的條目(entry)。

在又一實(shí)施方式中，公開(kāi)了包含處理器接口單元和處理核(processing?core)的協(xié)處理器單元。所述處理器接口單元配置成從相伴(companion)處理器單元中的協(xié)處理器接口單元中接收指令，在那里，所述指令來(lái)自由所述相伴處理器單元共享的指令流。所述處理核配置成執(zhí)行所接收的所述指令，以便產(chǎn)生第一組執(zhí)行結(jié)果并且發(fā)起將所述第一組執(zhí)行結(jié)果通過(guò)所述處理器接口單元傳送至所述相伴處理器單元。在某些實(shí)施方式中，所述處理核包含轉(zhuǎn)換后備緩沖器(TLB)，并且配置成通過(guò)所述處理器接口將頁(yè)錯(cuò)誤的指示傳輸至在所述相伴處理器上執(zhí)行的操作系統(tǒng)，并且通過(guò)所述處理器接口來(lái)接收所述操作系統(tǒng)已對(duì)所述頁(yè)錯(cuò)誤進(jìn)行了維護(hù)的指示。在各種實(shí)施方式中，所述處理核配置成實(shí)施頁(yè)表搜索。在一些實(shí)施方式中，所述協(xié)處理器單元與所述相伴處理器單元一起分享對(duì)存儲(chǔ)器的一致查看(coherent?view)。

在又一實(shí)施方式中，公開(kāi)了一種有形的計(jì)算機(jī)可讀的存儲(chǔ)介質(zhì)，所述存儲(chǔ)介質(zhì)存儲(chǔ)能夠由包含協(xié)處理器單元和相伴處理器單元的計(jì)算機(jī)系統(tǒng)執(zhí)行的程序指令。所存儲(chǔ)的所述程序指令包含第一組程序指令，每個(gè)所述第一組程序指令具有一個(gè)第一組操作碼，在那里，所述第一組程序指令能夠由所述相伴處理器單元之內(nèi)的一個(gè)或多個(gè)功能單元來(lái)執(zhí)行。所存儲(chǔ)的所述程序指令還包含第二組程序指令，每個(gè)所述第二組程序指令具有一個(gè)第二組操作碼，在那里，所述第二組程序指令能夠在所述協(xié)處理器單元之內(nèi)執(zhí)行。響應(yīng)于接收所述第二組程序指令之內(nèi)的程序指令，所述相伴處理器單元設(shè)置成將這些指令提供給耦合到所述協(xié)處理器單元上的所述相伴處理器單元的協(xié)處理器接口單元。所述協(xié)處理器接口單元配置成將所述第二組程序指令之內(nèi)的程序指令傳送給所述協(xié)處理器單元以便執(zhí)行，并且隨后接收由協(xié)處理器單元發(fā)起的、對(duì)所傳送的所述指令的執(zhí)行結(jié)果的傳輸。

附圖說(shuō)明

下面的詳細(xì)描述參考了附圖，現(xiàn)在對(duì)附圖進(jìn)行簡(jiǎn)要描述。

圖1示出計(jì)算機(jī)系統(tǒng)的實(shí)施方式的框圖。

圖2示出包含處理器單元和一個(gè)或多個(gè)協(xié)處理器單元的處理器子系統(tǒng)的一個(gè)實(shí)施方式的框圖。

圖3示出包含協(xié)處理器接口單元的處理器單元的一個(gè)實(shí)施方式的框圖。

圖4示出協(xié)處理器單元的一個(gè)實(shí)施方式的框圖。

圖5示出協(xié)處理器接口的一個(gè)實(shí)施方式的框圖。

圖6A至圖6D示出協(xié)處理器單元的各種實(shí)施方式的框圖。

圖7示出通過(guò)協(xié)處理器接口在協(xié)處理器上執(zhí)行指令的方法的一個(gè)實(shí)施方式的流程圖。

圖8示出在協(xié)處理器單元上切換線程的方法的實(shí)施方式的流程圖。

圖9示出由協(xié)處理器單元利用虛擬地址空間來(lái)實(shí)現(xiàn)的方法的一個(gè)實(shí)施方式的流程圖。

圖10示出由第一處理器功能單元實(shí)現(xiàn)的方法的一個(gè)實(shí)施方式的流程圖。

圖11示出由協(xié)處理器單元實(shí)現(xiàn)的方法的一個(gè)實(shí)施方式的流程圖。

圖12示出計(jì)算機(jī)可讀的介質(zhì)的一個(gè)實(shí)施方式的框圖。

具體實(shí)施方式

本說(shuō)明書(shū)包含參考“一個(gè)(one)實(shí)施方式”或者“一(an)實(shí)施方式”。短語(yǔ)“在一個(gè)實(shí)施方式中”或者“在一實(shí)施方式中”的出現(xiàn)不一定是指相同的實(shí)施方式。特定的特征、結(jié)構(gòu)或者特性能夠以與本公開(kāi)文本一致的任何合適的方式組合。

專業(yè)術(shù)語(yǔ)。以下段落針對(duì)本公開(kāi)文本中的術(shù)語(yǔ)提供定義和/或語(yǔ)境(包含附加的權(quán)利要求)：