[發明專利]多速率系統折疊中的非折疊算法

無效

• 申請號: 200980154558.2
• 申請日: 2009-11-12
• 公開（公告）號: CN102282558A
• 公開（公告）日: 2011-12-14
• 發明（設計）人: M·伊斯皮爾
• 申請（專利權）人: 新思公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京潤平知識產權代理有限公司 11283
• 代理人: 南毅寧;周建秋

技術領域

本發明涉及電路設計，尤其涉及設計表示的電路優化。

背景技術

對于數字電路(例如，超大規模集成(VLSI)技術的規模)的設計而言，設計者通常采用計算機輔助技術。已經開發了描述數字電路的標準語言(諸如硬件描述語言(HDL))來輔助設計和模擬復雜的數字電路。若干種硬件描述語言(諸如VHDL和Verilog)已經演進為工業標準。VHDL和Verilog是通用硬件描述語言，其允許通過使用抽象數據類型來定義門級、寄存器傳輸級(RTL)或者行為級的硬件模型。隨著設備技術的持續發展，已經開發了各種產品設計工具來使HDL適用于更新的設備和設計風格。

在用HDL代碼來設計集成電路時，首先對該代碼進行編寫，之后由HDL編譯器對該代碼進行編譯。HDL源代碼以一定級別對電路元件進行描述，而編譯器則根據編譯產生RTL網表。該RTL網表通常是獨立于工藝的網表，因為其獨立于特定銷售商的集成電路(諸如現場可編程門陣列(FPGA)或者專用集成電路(ASIC)的工藝/架構。該RTL網表對應于電路元件的圖示(與行為表示不同)。然后執行映射操作以從獨立于工藝的RTL網表轉換成工藝專用網表，該工藝專用網表能夠用于創建銷售商的工藝/架構中的電路。眾所周知，FPGA銷售商利用不同的工藝/架構來實現他們的集成電路中的邏輯電路。因此，對獨立于工藝的RTL網表進行映射，以創建專用于特定銷售商的工藝/架構的網表。

在該過程中通常需要的一個操作是，規劃特定集成電路的版圖、控制時序問題以及管理集成電路的區域之間的互連。這有時稱為“布圖規劃”。典型的布圖規劃操作將集成電路的電路面積分成多個區域(有時稱為“塊”)，之后分配駐留在塊中的邏輯。這些區域可以是矩形或者非矩形。該操作有兩個效果：邏輯的位置的評估誤差從集成電路級降低到塊級(這趨向于降低時序評估的誤差)；以及布局布線典型地更快地運行，因為其已經從一個非常大的問題降低為一系列較簡單的問題。

已經將大量的優化努力投入到資源和資源利用的分配上。電路級優化明顯有助于最佳設計(包括電路修改和重新布局)，以獲得期望的時序和期望的面積。例如，電路布局相關的優化包括加法器樹或者門分解、邏輯復制、位片劃分以及迂回移除。

另外，用于數字信號處理的數據流編程中的發展已經通過使用尤其是用于并行計算機的數據流圖而在電路優化中提供了明顯的進步。數據流圖表示是流行的硬件和軟件方法，在該方法中，算法被描述為直接圖，其中節點表示計算(或者函數或者子任務)而邊緣表示數據路徑(節點之間的通信)。數據流算法主要考慮數據的流動而不考慮實際的計算過程，因此對于并行硬件上的并發實現方式而言，數據流算法是用于描述數字信號處理應用的自然模式。對于并發實現方式而言，任務被分成之后被調度到并行處理器上的子任務。

例如，圖1A示出了描述計算y[n]＝ay[n-1]+x[n]的電路框圖。這是一種反饋函數，其中計算輸出y[n]依賴于其之前輸出y[n-1]的值。該框圖示出了用于存儲輸出y的之前值的延遲塊D，該延遲塊D可以是延遲寄存器。乘法塊X用于將延遲輸出y[n-1]與常數a相乘。加法塊“+”用于將輸入x[n]與乘法后的延遲輸出ay[n-1]相加。電路框圖的關鍵特征是能夠從該電路框圖中理解并獲得電路的功能。例如，計算y[n]＝ay[n-1]+x[n]能夠在電路操作級從圖1A的電路框圖中被計算出。

圖1B示出了該框圖的數據流圖，其中節點A表示加法塊以及節點B表示乘法塊。從B到A的邊緣(B→A)表示從乘法塊到加法塊的數據路徑，而從A到B的邊緣(A→B)表示從加法塊到乘法塊的數據路徑。延遲D被插入從A到B的數據路徑中，以表明從A到B的邊緣(A→B)包含一個延遲(例如，1個時鐘周期的延遲)。輸入分支x[n]和輸出分支y[n]以虛線示出，主要是用于說明與圖1A中的框圖的相互關系。實際上，通常不在數據流圖中示出輸入和輸出分支(例如，圖1C)。可替換地，延遲D可以示出在邊緣的附近(圖1C)。

其他信息也可以被包含在數據流圖中，例如，表明節點A和B的執行消耗了一個數據樣本并產生了輸出的、與同步數據流圖相關的信息。這由來自到達節點A/B的邊緣的數字1以及來自離開節點A/B的邊緣的數字1表示。每個節點都可以具有與其相關聯的執行時間，例如，執行節點A(加法計算)所需的時間量是2個時間單位(例如，2個時鐘周期)，而執行節點B(乘法計算)所需的時間量是4個時間單位。這分別由節點A和節點B附近的括號(2)和(4)中的數字表示。