[發明專利]高基數字乘法器

無效

• 申請號: 200980151060.0
• 申請日: 2009-09-23
• 公開（公告）號: CN102257473A
• 公開（公告）日: 2011-11-23
• 發明（設計）人: 米卡埃爾·莫爾滕森
• 申請（專利權）人: 音頻專用集成電路公司
• 主分類號: G06F7/48
• 分類號: G06F7/48;G06F7/533
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;吳孟秋

技術領域

本發明涉及功率和硬件高效的數字乘法器，該數字乘法器被配置為將N位被乘數與M位乘數相乘。該數字乘法器通過共享至少一個部分乘積結果而高效地產生部分乘積。

背景技術

數字乘法器用于將二進制數相乘，并且形成當今計算產品(諸如通用微處理器、數字信號處理器、圖形引擎和專用集成電路(ASIC)的各種計算單元)的廣泛范圍中的基本組件。

數字乘法器通常適于將第一二進制數(N位被乘數(Y))與第二二進制數(M位乘數(X))快速相乘，其中，每個二進制數可以以諸如補碼或符號量值的各種二進制數格式表示。用于表示N位被乘數(Y)的位數(即，N)和M位乘數(X)的位數(即，M)可以取決于任何具體應用的特定要求而大幅變化。在設計用于數字音頻應用的數字信號處理器中，通常N和M中的每個具有16位以形成16×16位數字乘法器。然而，具有較大值的N和M的數字乘法器，例如，表示24位的M和N，也已經出現在市場上，目的在于改善數字信號處理(DSP)算法中的變量和常數的準確性。

M乘以N位的乘法(M*N)可以被看作形成每個均為M位的N個部分乘積，并且隨后對N個部分乘積的移位版本進行適當地相加，以生成M+N位結果，即P。如果部分乘積以行的方式上下組織，則通過將每列的所有二進制數向下相加并且將任何進位值傳遞到下一列，可以計算出乘積結果P。顯然，獨立單元的數目和數字乘法器的復雜度也隨著M或N值的增長而快速增長。存在多種現有技術的方法以解決復雜度的增長并且減少在數字乘法器中必須相加/處理的部分乘積的數目。一種已知方法是以基2^r的方式來計算部分乘積，其中，數字r是正整數?；?^r乘法器僅生成N/r個部分乘積，每個部分乘積取決于M位乘數(X)的一組r位。更少的部分乘積導致更小和更快的進位存儲加法器陣列，這種陣列經常用于將多個部分乘積相加為乘積和。

基4乘法器生成N/2個部分乘積，而基8乘法器生成N/3個部分乘積。普通的基4乘法器的已知缺點是其需要計算或運算除了0、Y、2Y的部分乘積結果之外還包括3倍的Y(3Y)的結果的一組部分乘積結果，其中Y是先前提到的表示N位被乘數的值。當部分乘積結果0、Y、2Y可以以二進制數格式的簡單方式計算時，3Y部分乘積結果是Y的所謂硬倍數，需要Y+2Y的慢的進位傳送加法。同樣地，基8乘法器需要計算3Y、5Y和7Y形式的多個硬倍數部分乘積結果。

改進的Booth編碼或Booth編碼是公認的技術或編碼方案，用于消除或至少減少在基4乘法器和基8乘法器中要被計算的硬倍數的數目。在基4Booth編碼中，通過使用負部分乘積的編碼方案來消除硬倍數3Y。這允許通過4Y減去Y計算得到3Y部分乘積。在普通的補碼二進制數格式中，通過對Y的位取反再加1來非常簡單地形成負Y。

然而，由于仍然需要計算部分乘積結果3Y來確定或計算其他硬倍數值5Y和7Y，在基8Booth編碼乘法器中仍然有一些問題。對于利用諸如基16和基32甚至更高基數字乘法器來說，硬倍數的數目變得如此之大，使得Booth編碼技術已經被無效或棄用，例如參見CMOS?VLSI設計，Addison-Wesley，2005年第三版，作者是Weste等，第702頁。N位被乘數(Y)的多個硬倍數的計算已經被認為在每個部分乘積產生器中需要額外的、不合理的、大量的復雜邏輯和算術電路。向部分乘積產生器增加大量復雜邏輯和算術電路意味著集成有數字乘法器的半導體芯片或基板上的大面積消耗。同樣地，復雜邏輯和算術電路的增加意味著更慢的運算(例如，更長的乘法周期)以及半導體基板上的物理布局復雜度的顯著增加。

由于上述原因，已知編碼方案及相關的部分乘積產生器的邏輯和算術電路的復雜度由此呈現出對高基數字乘法器的成功利用的巨大障礙。該問題對于以低功率、并優選地低成本的數字信號處理應用為目標的數字乘法器是明顯的。已知編碼方案及相關的邏輯和算術電路的復雜度趨向于以不期望的方式增加數字乘法器的功耗和半導體基板面積的占用。

根據本發明的一個方面已經解決了該問題和其他問題，其中，數字乘法器包括多個部分乘積產生器，多個部分乘積產生器具有相同編碼方案，并且兩個或更多個部分乘積產生器適于共享至少一個部分乘積結果。在具體的優選實施方式中，至少一個部分乘積結果可以包括N位被乘數(Y)的一個或多個硬倍數。

現有技術