[發明專利]利用Σ-Δ調制器控制的分頻器進行的頻率變換

無效

• 申請號: 200980144580.9
• 申請日: 2009-11-12
• 公開（公告）號: CN102210103A
• 公開（公告）日: 2011-10-05
• 發明（設計）人: W·帕爾莫;K·詹蒂勒
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H03L7/197
• 分類號: H03L7/197
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 金曉

相關申請的交叉引用

本申請是2009年2月13日提交的、申請號為12/371,262的美國專利申請的繼續申請并要求其優先權，通過引用將其中的全部內容明確地并入本文。

背景技術

無論是用于分頻還是倍頻的頻率變換電路通常都包括鎖相環(PLL)模塊。PLL可以包括相位頻率檢測器(PFD)和可調節的時鐘源。PFD可以采用參考信號并將其與可調節的時鐘信號相比較以形成調節信號。目前已存在提供數字PLL用于頻率變換的解決方案，但是這些解決方案都是功率和面積密集的。一個示例包括具有模擬-數字轉換器(ADC)和/或模擬環路濾波器的常規PFD。Bang-Bang?PFD(BBPFD)(開關式相位頻率檢測器)也是本領域內已知的，但是會在輸出中造成“硬性的”不連續。因此BBPFD主要用在串行-解串行(SERDES)接收器應用中使用，其中輸入信號中存在的大量噪聲可以被用于平滑相位的不連續。

因此，在本領域內需要低功率、小面積的數字頻率變換器并且特別是需要能夠實現大范圍轉換比的變換器。

附圖說明

圖1是根據本發明一個實施例的頻率變換器的框圖。

圖2是根據本發明另一個實施例的頻率變換器的框圖。

圖3是根據本發明又一個實施例的一種PFD判決圖。

圖4是根據本發明另一個實施例的另一PFD判決圖。

具體實施方式

本發明的示例性實施例介紹了使用BBPFD和數字環路濾波器的數字PLL設計，其允許更小面積的設計和更小的功耗。為了克服BBPFD中任何“硬性的”不連續，將數字PLL與∑-Δ調制器(SDM)控制的可變分頻器耦合。SDM可以提供小數分頻/倍頻比并且可以引入具有已知隨機性質的噪聲源來平滑BBPFD的不連續。用這種方式，數字PLL可被構造為不再具有現有解決方案中的缺點，例如基于ADC的設計中的大的面積需求和強功耗。

本發明的實施例提供了一種基于數字PLL的頻率變換器，其中在參考路徑中用∑-Δ調制器(SDM)來增強整數分頻或倍頻。整數分頻器和SDM的組合得到了N+F/M分頻的小數分頻器，其中N是分頻的整數部分，而F/M是分頻的小數部分，M表示小數的模。該系統可以包括Bang-Bang?PFD(BBPFD)，BBPFD是數字PFD并且可以被包括在數字PLL內。PLL還可以包括數字環路濾波器以及數字控制的晶體振蕩器(DCXO)。BBPFD可以接收變換的頻率信號(例如分頻器的輸出)和DCXO輸出(例如PLL的輸出)。這樣BBPFD即可就兩種輸入波的相位對準做出二進制判斷，并向DCXO提供調節信號。PLL具有的帶寬是對于追蹤輸入時鐘和抖動(例如噪聲)的能力的量度。PLL的閉環增益頻率決定了PLL的帶寬。在與BBPFD一起使用時，SDM提供了可預測的噪聲特性，這可以被用于確定PLL的帶寬。

圖1示出了根據本發明的一個實施例的分頻器100的框圖。如圖所示，具有頻率f_REF的輸入時鐘信號可以通過整數分頻器112和∑-Δ調制器114被分頻減小為具有頻率f_DIV的中間時鐘信號。中間時鐘信號f_DIV可以是BBPFD?132的輸入。具有頻率f_OUT的輸出時鐘可以被反饋作為BBPFD?132的第二輸入。BBPFD?132可以比較兩種輸入信號之間的相位差并且可以輸出表示該相位差的控制信號。控制信號可以是數字環路濾波器134的輸入。環路濾波器134可以根據來自環路濾波器134的經過濾波的相位比較來調節DCXO頻率。

在操作期間，中間時鐘信號f_DIV的平均頻率等于參考頻率f_REF除以分頻器112施加的分頻比，分頻器112由∑-Δ調制器114控制。分頻比函數的一個示例是(N+F/M)，其中N是分頻的整數部分，而F/M是小數部分。盡管分頻器110能夠在平均意義上實現非整數的分頻比，但是瞬時分頻比可能并不滿足N+F/M的分頻比。因此，SDM?114可以向整數分頻器112輸出連續可變的配置改變，其使得整數分頻器112改變其瞬時分頻比。這樣做就給中間時鐘信號內引入的邊沿增加了可預測的噪聲特性。