[發明專利]具有刻面硅化物接觸的半導體器件和相關制造方法

有效

• 申請號: 200980141102.2
• 申請日: 2009-10-05
• 公開（公告）號: CN102177573A
• 公開（公告）日: 2011-09-07
• 發明（設計）人: 法蘭克·斌·楊;羅希特·波爾;邁克爾·哈格羅夫
• 申請（專利權）人: 超威半導體公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/417;H01L29/04;H01L21/8238;H01L21/20
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 周文強;李獻忠

技術領域

本文描述的本主題的實施方式大體涉及半導體器件。尤其是，本主題的實施方式涉及呈現增加的硅化物-到-硅結面積的硅化物源極和漏極接觸區的使用。

背景技術

大多數現代集成電路(IC)是由多個互聯的場效應晶體管(FET)實現的，該場效應晶體管可以被實現為金屬氧化物半導體場效應晶體管(MOSFET或MOS晶體管)。MOS晶體管可被實現為P型器件(即，PMOS晶體管)或N型器件(即，NMOS晶體管)。而且，半導體器件可以包括PMOS和NMOS晶體管兩者，且這種器件被通稱為互補MOS或CMOS器件。MOS晶體管包括在半導體襯底上方形成的、作為控制電極的柵極，和在該半導體襯底內形成的、間隔開的源極和漏極區，電流可在其間流動。該源極區和漏極區通常通過在該源極區和漏極區上形成的相應的導電接觸(conductive?contact)訪問。施加到柵極電極、源極接觸和漏極接觸的偏壓控制電流在該柵極電極下方、源極區和漏極區之間、在該半導體襯底中的溝道的流動。隔離層(insulating?layer)中形成的導電金屬互連(插頭(plug))通常被用于將偏壓傳遞到柵極、源極和漏極接觸。

對更高芯片密度的期望已驅動了能夠產生具有更小尺寸的器件的制造工藝的研發。隨著器件越變越小，相鄰晶體管(例如，對于CMOS實現)的柵極堆垛之間的節距(pitch)也變得越來越小。依次，相鄰柵極堆垛之間的硅化物接觸區的可用面積成比例縮小。這種可用區域也可被稱為硅化物接觸窗或硅化物窗。當該硅化物接觸窗縮小時，由于硅化物-到-硅結(junction)面積的減小，相應的接觸電阻增大。很高的接觸電阻是不好的，而且對于現代工藝節點(例如，65nm、45nm、32nm)和其他小尺度技術是很有問題的。

90nm技術的硅化物接觸窗是約180nm，65nm技術的硅化物接觸窗是約140nm，45nm技術的硅化物接觸窗是約90nm，而32nm技術的硅化物接觸窗是僅約60nm。當從90nm技術向32nm技術進步時，墊片(spacer)(其形成于該柵極堆垛的側壁上)的大小可在某種程度上被減小以試圖保持可容忍的硅化物接觸窗。然而，當使用較小尺度技術(比如32nm技術)時，最小墊片大小可能被限制。在這種情況下，硅化物接觸窗的大小不能得以保持，這導致不良的高接觸電阻。例如，使用90nm技術制造的典型NMOS晶體管的外電阻(其受接觸電阻的影響)可能相對較低(約270歐姆-微米)，而使用32nm技術制造的典型NMOS晶體管的外電阻可能相對較高(約430歐姆-微米)。較高的外電阻可能顯著降低器件性能。

發明內容

本文所述的科技和技術可被用于減少硅化物接觸電阻并因此減少晶體管的外電阻。接觸電阻的減少對于小尺度工藝節點技術(例如，32nm技術)可能是特別重要的。

上述及其他方面可進一步由制造半導體器件的方法的實施方式執行。該方法包括而不限于：提供具有半導體材料層的襯底；創建覆蓋該半導體材料層的柵極結構；毗鄰該柵極結構在該半導體材料層中形成缺口；并使用填充劑半導體材料至少部分填充該缺口，以在該缺口中形成刻面形半導體區域。

還提供制造半導體器件的另一方法。這個方法開始于提供具有半導體材料層的襯底。該方法通過創建覆蓋該半導體材料層的柵極結構、毗鄰該柵極結構在該半導體材料層中形成刻面形缺口，以及在該刻面形缺口的暴露表面上形成硅化物接觸區域而繼續。

在半導體器件的實施方式中可發現上述及其它方面，其包括半導體材料層、覆蓋該半導體材料層的柵極結構、在該半導體材料層中的溝道區、該溝道區覆蓋該柵極結構以及在該半導體材料中的源極和漏極區，該溝道區位于該源極區和漏極區之間。該半導體器件還包括覆蓋該源極區和漏極區的刻面形硅化物接觸區域。

提供本發明內容是為了以簡化的形式介紹概念的選擇，下面在具體實施方式部分會進一步描述。本發明內容不是為了確定所要求保護的主題的關鍵特征或必要特征，也不是為了用于協助確定所要求保護的主題的范圍。

附圖說明

結合以下附圖，參考具體實施方式和權利要求，可以得到對本主題的更完整的理解，在各圖中類似的參考標號指示類似的元素。

圖1-4是描繪半導體器件的柵極結構的形成的剖面視圖；以及

圖5是具有三個毗鄰的柵極結構的半導體器件結構的剖面視圖；

圖6-11是描繪根據第一實施方式的半導體器件的制造的剖面視圖；

圖12-14是描繪根據第二實施方式的半導體器件的制造的剖面視圖；以及

圖15和16是描繪根據第三實施方式的半導體器件的制造的剖面視圖。