[發(fā)明專利]時鐘凈化鎖相環(huán)

有效

• 申請?zhí)枺?/td>: 200980139870.4
• 申請日: 2009-10-08
• 公開（公告）號: CN102177656A
• 公開（公告）日: 2011-09-07
• 發(fā)明（設計）人: 林義鄉(xiāng);羅杰·布羅肯布拉夫
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03L7/22
• 分類號: H03L7/22;H04B1/00
• 代理公司: 北京律盟知識產(chǎn)權代理有限責任公司 11287
• 代理人: 宋獻濤

1.一種集成電路，其包含：

鎖相環(huán)(PLL)，其用以接收歸因于突發(fā)性跳頻而具有雜散信號的第一時鐘信號并提供具有減少的雜散信號的第二時鐘信號；以及

模/數(shù)轉換器(ADC)，其用以基于所述第二時鐘信號而數(shù)字化模擬基帶信號并提供數(shù)字樣本。

2.根據(jù)權利要求1所述的集成電路，所述第一時鐘信號是由所述集成電路外部的分數(shù)N頻率合成器產(chǎn)生，且所述第一時鐘信號中的所述突發(fā)性跳頻是由在所述頻率合成器中使用分數(shù)除法器比率而引起。

3.根據(jù)權利要求1所述的集成電路，其進一步包含：

分數(shù)N頻率合成器，其用以接收參考信號并提供歸因于在所述頻率合成器中使用分數(shù)除法器比率而具有突發(fā)性跳頻的所述第一時鐘信號。

4.根據(jù)權利要求1所述的集成電路，所述第二時鐘信號是由所述PLL基于整數(shù)除法器比率而產(chǎn)生。

5.根據(jù)權利要求1所述的集成電路，其進一步包含：

低噪聲放大器(LNA)，其用以接收并放大輸入的射頻(RF)信號并提供放大的RF信號；以及

接收器電路，其用以處理所述放大的RF信號并將所述模擬基帶信號提供到所述ADC。

6.根據(jù)權利要求1所述的集成電路，所述PLL包含

相位-頻率檢測器，其用以接收所述第一時鐘信號和反饋信號并提供指示所述第一時鐘信號與所述反饋信號之間的相位誤差的第一和第二檢測器輸出信號，

電荷泵，其用以接收所述第一和第二檢測器輸出信號并提供電流信號，

環(huán)路濾波器，其用以對所述電流信號進行濾波并提供控制信號，和

壓控振蕩器(VCO)，其用以接收所述控制信號并提供具有由所述控制信號確定的頻率的振蕩器信號。

7.根據(jù)權利要求6所述的集成電路，所述PLL進一步包含

除法器，其用以使所述振蕩器信號在頻率上除以整數(shù)除法器比率，并提供用以導出所述第二時鐘信號的除法器輸出信號。

8.根據(jù)權利要求7所述的集成電路，所述PLL進一步包含

可編程延遲單元，其用以接收所述除法器輸出信號，且使所述除法器輸出信號延遲可編程的延遲并提供所述反饋信號。

9.根據(jù)權利要求1所述的集成電路，所述PLL包含

壓控振蕩器(VCO)，其包含耦合于環(huán)路中的多個可變延遲單元，每一可變延遲單元具有由來自所述PLL的控制信號確定的可變延遲。

10.根據(jù)權利要求2所述的集成電路，所述PLL具有比所述分數(shù)N頻率合成器的閉環(huán)帶寬低至少兩倍的閉環(huán)帶寬。

11.根據(jù)權利要求1所述的集成電路，所述第一和第二時鐘信號具有相同頻率。

12.根據(jù)權利要求1所述的集成電路，所述第一時鐘信號具有通過整數(shù)比率與所述第二時鐘信號的第二頻率相關的第一頻率。

13.一種設備，其包含：

第一集成電路，其包含提供第一時鐘信號的分數(shù)N頻率合成器；以及

第二集成電路，其耦合到所述第一集成電路并包含

鎖相環(huán)(PLL)，其用以接收所述第一時鐘信號并提供第二時鐘信號，和

模/數(shù)轉換器(ADC)，其用以基于所述第二時鐘信號而數(shù)字化模擬基帶信號并提供數(shù)字樣本。

14.根據(jù)權利要求13所述的設備，所述第一時鐘信號歸因于由在所述頻率合成器中使用分數(shù)除法器比率引起的突發(fā)性跳頻而具有雜散信號，且所述第二時鐘信號歸因于在所述PLL中使用整數(shù)除法器比率而具有減少的雜散信號。

15.根據(jù)權利要求13所述的設備，所述第二集成電路進一步包含

低噪聲放大器(LNA)，其用以接收并放大輸入的射頻(RF)信號并提供放大的RF信號，和

接收器電路，其用以處理所述放大的RF信號并將所述模擬基帶信號提供到所述ADC。

16.根據(jù)權利要求13所述的設備，所述PLL具有比所述分數(shù)N頻率合成器的閉環(huán)帶寬低至少兩倍的閉環(huán)帶寬。