[發明專利]抑制比特錯誤校驗碼方案

有效

• 申請號: 200980139251.5
• 申請日: 2009-12-10
• 公開（公告）號: CN102171658A
• 公開（公告）日: 2011-08-31
• 發明（設計）人: R·阿加瓦爾;S·赫德爾斯頓;D·布熱津斯基
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F11/07
• 分類號: G06F11/07;G06F11/08;G06F11/10
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉瑜;王英

1.一種用于抑制至少一個比特的裝置，所述裝置包括邏輯，所述邏輯用于：

產生與要存儲在共享存儲器中的高速緩存行對應的ECC(錯誤校正碼)，所述ECC具有事件比特；

確定事件的發生和未發生中之一，以產生事件確定；

根據所述事件比特和所述事件確定來處理所述ECC碼；

將處理后的ECC碼和對應的高速緩存行存儲于存儲器中。

2.如權利要求1所述的裝置，其中，所述共享存儲器由多個處理器共享，并且要求所述對應的高速緩存行由所述多個處理器中的一個處理器存儲，用于確定事件的發生和未發生中之一的所述邏輯包括用于確定所述一個處理器是否另外將數據高速緩存到其本地高速緩存中的邏輯。

3.如權利要求1所述的裝置，其中，用于根據所述事件比特和所述事件確定來處理所述ECC碼的所述邏輯包括用于如下操作的邏輯：

確定所述事件比特是否對應于所述事件確定，并且如果所述事件比特不對應于所述事件確定，則編碼所述ECC以產生對應于所述事件確定的抑制比特。

4.如權利要求3所述的裝置，還包括用于如下操作的邏輯：

從所述存儲器讀取所述ECC(“讀取碼”)；

處理所述讀取碼以產生第一處理后的碼和第二處理后的碼；

至少部分地基于所述第一處理后的碼和所述第二處理后的碼來推斷所述事件的發生。

5.如權利要求4所述的裝置，其中，用于處理所述讀取碼以產生第一處理后的碼和第二處理后的碼的所述邏輯包括用于如下操作的邏輯：

解碼所述讀取碼以產生解碼后的讀取碼，對所述解碼后的讀取碼執行碼校驗，以及對所述讀取碼執行碼校驗。

6.如權利要求5所述的裝置，其中，用于至少部分地基于所述第一處理后的碼和所述第二處理后的碼來推斷所述事件的發生的所述邏輯包括用于如下操作的邏輯：

識別可校正的碼；以及

讀取所述可校正的碼的所述事件比特以確定所述事件的發生和未發生中之一。

7.一種系統包括：

多個處理器；

共享存儲器，其耦合到所述多個處理器；以及

集成電路，其耦合到所述多個處理器，并且具有存儲器控制器邏輯，所述存儲器控制器邏輯用于：

產生與要存儲在共享存儲器中的高速緩存行對應的ECC(錯誤校正碼)；

確定事件的發生和未發生中之一，以產生事件確定；

根據所述事件確定來處理所述ECC；以及

將處理后的ECC和對應的高速緩存行存儲于所述存儲器中。

8.如權利要求7所述的系統，其中，要求所述對應的高速緩存行由所述多個處理器中的一個處理器存儲，用于確定事件的發生和未發生中之一的所述存儲器控制器邏輯包括用于確定所述一個處理器是否另外將數據高速緩存到其本地高速緩存中的邏輯。

9.如權利要求7所述的系統，其中，用于根據所述事件比特和所述事件確定來處理所述ECC碼的所述邏輯包括用于如下操作的邏輯：

確定所述事件比特是否對應于所述事件確定，并且如果所述事件比特不對應于所述事件確定，則編碼所述ECC以產生對應于所述事件確定的抑制比特。

10.如權利要求7所述的系統，其中，所述存儲器控制器邏輯還用于：

從所述存儲器讀取所述碼(“讀取碼”)；

處理所述讀取碼以產生多個處理后的碼；

從所述多個處理后的碼中的一個識別可校正的碼；以及

如果識別了可校正的碼，則讀取所述可校正的碼的事件比特以確定所述事件的發生和未發生中之一。

11.如權利要求10所述的系統，其中，用于處理所述讀取碼以產生多個處理后的碼的所述存儲器控制器邏輯包括用于如下操作的邏輯：

解碼所述讀取碼以產生解碼后的讀取碼，對所述解碼后的讀取碼執行碼校驗，以及對所述讀取碼執行碼校驗。

12.如權利要求11所述的系統，其中，用于解碼所述讀取碼以產生解碼后的讀取碼的所述邏輯包括將抑制掩碼的反碼應用到所述讀取碼。