[發(fā)明專利]編程存儲器裝置以增加數(shù)據(jù)可靠性

有效

• 申請?zhí)枺?/td>: 200980137043.1
• 申請日: 2009-09-22
• 公開（公告）號: CN102160121A
• 公開（公告）日: 2011-08-17
• 發(fā)明（設(shè)計）人: 弗朗姬·F·魯帕爾瓦爾
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: G11C16/34
• 分類號: G11C16/34;G11C16/10;G11C16/02
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 宋獻濤

技術(shù)領(lǐng)域

本發(fā)明一般來說涉及存儲器裝置且在特定實施例中本發(fā)明涉及非易失性存儲器裝置。

背景技術(shù)

在計算機或其它電子裝置中存儲器裝置可包括內(nèi)部半導(dǎo)體集成電路。存在許多不同類型的存儲器，包括隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態(tài)隨機存取存儲器(DRAM)、靜態(tài)RAM(SRAM)、同步動態(tài)RAM(SDRAM)及快閃存儲器。

快閃存儲器裝置已發(fā)展成用于廣泛的電子應(yīng)用的非易失性存儲器的普遍來源?？扉W存儲器裝置通常使用允許高存儲器密度、高可靠性及低功率消耗的單晶體管存儲器單元?？扉W存儲器的常見用途包括個人計算機、個人數(shù)字助理(PDA)、數(shù)碼相機及蜂窩式電話。例如基本輸入/輸出系統(tǒng)(BIOS)的程序代碼及系統(tǒng)數(shù)據(jù)通常存儲于快閃存儲器裝置中以供在個人計算機系統(tǒng)中使用。

隨著電子系統(tǒng)的性能及復(fù)雜度增加，在系統(tǒng)中對額外存儲器的要求也增加。然而，為了繼續(xù)減少系統(tǒng)的成本，部件計數(shù)必須保持為最小值。此可通過增加集成電路的存儲器密度來實現(xiàn)。

可使用多電平單元(MLC)來增加非易失性存儲器中的存儲器密度。MLC存儲器可在不添加額外單元及/或增加裸片的大小的情況下增加存儲于集成電路中的數(shù)據(jù)量。MLC方法在每一存儲器單元中存儲兩個或兩個以上的數(shù)據(jù)位。

然而，MLC需要對閾值電壓的更嚴密控制以每單元使用多個狀態(tài)。MLC存儲器裝置通常具有比單電平單元(SLC)存儲器裝置高的位錯誤率，此部分地由于需要更緊密間隔的閾值電壓的增加的狀態(tài)數(shù)量所致。用于存儲照片的存儲器裝置中的壞位可比存儲代碼的存儲器裝置中的壞位更易于容許。照片中的壞位可僅在數(shù)百萬像素中產(chǎn)生一壞像素，而代碼或其它數(shù)據(jù)中的壞位可意味著影響整個程序的操作的遭破壞指令。

出于上述原因，且出于所屬領(lǐng)域的技術(shù)人員在閱讀及理解本說明書之后將明了的下述其它原因，此項技術(shù)中需要一種具有較高密度與增加的可靠性的存儲器裝置。

附圖說明

圖1展示存儲器系統(tǒng)的一個實施例的框圖。

圖2展示根據(jù)圖1的存儲器陣列的非易失性存儲器陣列的一部分的一個實施例的示意圖。

圖3展示用于基于可靠性確定而將數(shù)據(jù)編程于存儲器陣列中的方法的一個實施例的流程圖。

圖4展示用于基于可靠性確定而將數(shù)據(jù)編程于存儲器陣列中的方法的替代實施例的流程圖。

具體實施方式

在本發(fā)明的以下詳細描述中，參考形成本文的一部分且其中以圖解說明方式展示其中可實踐本發(fā)明的具體實施例的附圖。在圖式中，于所有數(shù)個視圖中相同編號描述大致類似的組件。充分詳細地描述這些實施例以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明?？衫闷渌鼘嵤├以诓槐畴x本發(fā)明的范圍的前提下做出結(jié)構(gòu)、邏輯及電改變。因此，以下詳細描述不應(yīng)認為具有限制意義，且本發(fā)明的范圍僅由所附權(quán)利要求書及其等效內(nèi)容界定。

圖1圖解說明包括非易失性存儲器裝置100的存儲器系統(tǒng)120的功能框圖。存儲器裝置100已經(jīng)簡化以集中于存儲器的有助于理解本發(fā)明編程實施例的特征上。存儲器裝置100耦合到外部控制器110?？刂破?10可為微處理器或某一其它類型的控制電路。

存儲器裝置100包括非易失性存儲器單元的陣列130，例如圖解說明于圖2中且隨后加以論述的那些單元。存儲器陣列130是以成排的例如字線行的存取線及例如位線列的數(shù)據(jù)線而布置。在一個實施例中，存儲器陣列130的列由存儲器單元的串聯(lián)串構(gòu)成。如此項技術(shù)中眾所周知，單元到位線的連接確定陣列是NAND架構(gòu)、AND架構(gòu)還是NOR架構(gòu)。

提供地址緩沖器電路140以鎖存經(jīng)由I/O電路160提供的地址信號。地址信號由行解碼器144及列解碼器146接收且解碼以存取存儲器陣列130。得益于本描述，所屬領(lǐng)域的技術(shù)人員將了解，地址輸入連接的數(shù)目取決于存儲器陣列130的密度及架構(gòu)。也就是說，地址的數(shù)目隨著增加的存儲器單元計數(shù)及增加的庫與塊計數(shù)兩者而增加。

存儲器裝置100通過使用感測放大器電路150感測存儲器陣列列中的電壓改變或電流改變來讀取存儲器陣列130中的數(shù)據(jù)。在一個實施例中，感測放大器電路150經(jīng)耦合以讀取并鎖存來自存儲器陣列130的數(shù)據(jù)行。包括數(shù)據(jù)輸入與輸出緩沖器電路160以用于經(jīng)由多個數(shù)據(jù)連接162與控制器110進行雙向數(shù)據(jù)通信以及地址通信。提供寫入電路155以將數(shù)據(jù)寫入到存儲器陣列。