[發(fā)明專(zhuān)利]移位寄存器電路和顯示裝置以及移位寄存器電路的驅(qū)動(dòng)方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200980132938.6
• 申請(qǐng)日: 2009-05-27
• 公開(kāi)（公告）號(hào): CN102132356A
• 公開(kāi)（公告）日: 2011-07-20
• 發(fā)明（設(shè)計(jì)）人: 巖本明久;水永隆行;森井秀樹(shù);太田裕己;生田慶
• 申請(qǐng)（專(zhuān)利權(quán)）人: 夏普株式會(huì)社
• 主分類(lèi)號(hào): G11C19/28
• 分類(lèi)號(hào): G11C19/28;G09G3/20;G09G3/36;G11C19/00
• 代理公司: 北京市隆安律師事務(wù)所 11323
• 代理人: 權(quán)鮮枝

技術(shù)領(lǐng)域

本發(fā)明涉及在顯示面板中制成單片電路的移位寄存器電路。

背景技術(shù)

近年來(lái)，用非晶硅在液晶面板上形成柵極驅(qū)動(dòng)器來(lái)實(shí)現(xiàn)成本減少的柵極單片電路化得到發(fā)展。柵極單片電路也稱(chēng)為無(wú)柵極驅(qū)動(dòng)器、面板內(nèi)置柵極驅(qū)動(dòng)器、面板內(nèi)柵極(gate?in?panel)等。

圖12表示構(gòu)成利用柵極單片電路形成的柵極驅(qū)動(dòng)器的移位寄存器電路的結(jié)構(gòu)例。

在該移位寄存器電路中，各級(jí)(移位寄存器級(jí))SRk(k為自然數(shù))具備：置位端子SET、輸出端子GOUT、復(fù)位端子RESET、低電平電源輸入端子VSS和時(shí)鐘輸入端子CKA、CKB。在各級(jí)SRk(k≥2)中，置位端子SET中輸入前級(jí)SRk-1的輸出信號(hào)GOUT(以輸出端子附圖標(biāo)記代用)。初級(jí)SR1的置位端子SET中輸入門(mén)開(kāi)始脈沖GSP。輸出端子GOUT對(duì)對(duì)應(yīng)的掃描信號(hào)線(xiàn)輸出輸出信號(hào)Gk。復(fù)位端子RESET中輸入下一級(jí)SRk+1的輸出信號(hào)GOUT。低電平電源輸入端子VSS中輸入各級(jí)SRk中的低電位側(cè)的電源電壓即低電平電源電壓VSS。時(shí)鐘輸入端子CKA和時(shí)鐘端子CKB中的一方中輸入時(shí)鐘信號(hào)CK1，并且另一方中輸入時(shí)鐘信號(hào)CK2，在相鄰的級(jí)之間輸入到時(shí)鐘輸入端子CKA的時(shí)鐘信號(hào)和輸入到時(shí)鐘輸入端子CKB的時(shí)鐘信號(hào)CK2交替切換。

時(shí)鐘信號(hào)CK1和時(shí)鐘信號(hào)CK2具有如圖15所示的激活時(shí)鐘脈沖期間(在此為高電平期間)不相互重疊的互補(bǔ)的相位關(guān)系。時(shí)鐘信號(hào)CK1、CK2的高電平側(cè)(激活側(cè))的電壓為VGH，低電平側(cè)(非激活側(cè))的電壓為VGL。低電平電源電壓VSS等于時(shí)鐘信號(hào)CK1、CK2的低電平側(cè)的電壓VGL。在該例中，時(shí)鐘信號(hào)CK1和時(shí)鐘信號(hào)CK2處于相互反相的關(guān)系，但是也可以是一方時(shí)鐘信號(hào)的激活時(shí)鐘脈沖期間包含在另一方時(shí)鐘信號(hào)的非激活期間內(nèi)的關(guān)系。

圖13表示圖12的移位寄存器電路的各級(jí)SRk的結(jié)構(gòu)例。

各級(jí)SRk具備5個(gè)晶體管T1、T2、T3、T4、T5和電容C1。上述晶體管全是n溝道型的TFT。

在晶體管T1中，柵極和漏極連接到置位端子SET，源極連接到晶體管T5的柵極。在作為各級(jí)SRk的輸出晶體管的晶體管T5中，漏極連接到時(shí)鐘輸入端子CKA，源極連接到輸出端子GOUT。即，晶體管T5作為傳輸門(mén)進(jìn)行輸入到時(shí)鐘輸入端子CKA的時(shí)鐘信號(hào)的通過(guò)和切斷。電容C1連接于晶體管T5的柵極和源極之間。與晶體管T5的柵極相同電位的節(jié)點(diǎn)稱(chēng)為netA。

在晶體管T3中，柵極連接到復(fù)位端子RESET，漏極連接到節(jié)點(diǎn)netA，源極連接到低電平電源輸入端子VSS。在晶體管T4中，柵極連接到復(fù)位端子RESET，漏極連接到輸出端子GOUT，源極連接到低電平電源輸入端子VSS。

在晶體管T2中，柵極連接到時(shí)鐘端子CKB，漏極連接到輸出端子GOUT，源極連接到低電平電源輸入端子VSS。

下面用圖14說(shuō)明各級(jí)SRk的動(dòng)作。

在對(duì)置位端子SET輸入移位脈沖之前，晶體管T4、T5為高阻抗?fàn)顟B(tài)，并且晶體管T2每當(dāng)從時(shí)鐘輸入端子CKB輸入的時(shí)鐘信號(hào)為高電平時(shí)就處于導(dǎo)通狀態(tài)，輸出端子GOUT處于保持低電平的期間。

當(dāng)對(duì)置位端子SET輸入作為移位脈沖的前級(jí)的輸出信號(hào)GOUT的門(mén)脈沖時(shí)，級(jí)SRk處于生成輸出脈沖的期間，晶體管T1處于導(dǎo)通狀態(tài)，對(duì)電容C1充電。電容C1被充電，由此，使門(mén)脈沖的高電平為VGH，使晶體管T1的閾值電壓為Vth，節(jié)點(diǎn)netA的電位上升到VGH-Vth。其結(jié)果是，晶體管T5成為導(dǎo)通狀態(tài)，從時(shí)鐘輸入端子CKA輸入的時(shí)鐘信號(hào)出現(xiàn)在晶體管T5的源極，但是在時(shí)鐘輸入端子CKA中輸入時(shí)鐘脈沖(高電平)的瞬間利用電容C1的自舉效應(yīng)使節(jié)點(diǎn)netA的電位上沖，因此晶體管T5會(huì)得到大的過(guò)電壓。由此，輸入的時(shí)鐘脈沖的VGH的電位電平傳送到級(jí)SRk的輸出端子GOUT并輸出，成為門(mén)脈沖Gk(輸出信號(hào)GOUT的脈沖)。

當(dāng)對(duì)置位端子SET的門(mén)脈沖的輸入結(jié)束時(shí)，晶體管T1為截止?fàn)顟B(tài)。然后，為了解除節(jié)點(diǎn)netA和級(jí)SRk的輸出端子GOUT處于懸浮狀態(tài)所進(jìn)行的電荷的保持，利用作為輸入到復(fù)位端子RESET的復(fù)位脈沖的下一級(jí)SRk+1的門(mén)脈沖Gk+1使晶體管T3、T4為導(dǎo)通狀態(tài)，將節(jié)點(diǎn)netA和輸出端子GOUT連接到低電平電源電壓VSS。由此，晶體管T5成為截止?fàn)顟B(tài)。當(dāng)復(fù)位脈沖的輸入結(jié)束時(shí)，級(jí)SRk生成輸出脈沖的期間結(jié)束，輸出端子GOUT再次成為保持低電平的期間。

這樣，如圖15所示，對(duì)各柵極線(xiàn)依次輸出門(mén)脈沖Gk。