[發明專利]信號接收裝置及信號傳輸系統

有效

• 申請號: 200980130772.4
• 申請日: 2009-09-24
• 公開（公告）號: CN102113049A
• 公開（公告）日: 2011-06-29
• 發明（設計）人: 寺本浩平;木村勝;仲田剛;齊藤文訓
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: G10L19/00
• 分類號: G10L19/00;G11B20/10;H04L7/00;H04N5/95
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 張鑫;胡燁

技術領域

本發明涉及一種例如適合用于CD傳輸器和D/A轉換器之間的非同步數字傳輸的信號接收裝置及信號傳輸系統。

背景技術

在非同步數字傳輸的領域中，例如，在CD(Compact?Disc：致密光盤)重放所特有的CD傳輸器等信號發送裝置、和內置有D/A(Digital/Analog：數字/模擬)轉換器的信號接收裝置之間，非同步地傳輸數字信號。

此時，為了進行高品質重放，必須吸收信號發送裝置和信號接收裝置中分別使用的時鐘的偏差(時間差)。

以往為此提出了多種控制方式。例如，如圖5所示，通常已知有PLL方式：即，在信號接收裝置20中設置PLL(Phase?Locked?Loop：鎖相環)電路201，從通過信號傳輸路徑30傳輸來的數字輸入信號中分離生成與信號發送裝置10同步的時鐘信號。

此外，信號接收裝置20內置有D/A轉換器(D/A電路)，通過利用該D/A電路202對來自PLL電路201的數字輸入信號進行轉換而生成模擬輸出信號，該模擬輸出信號通過信號線40提供給未圖示的音頻視頻重放系統。

另外，例如，如圖6所示，還已知有SRC方式：即，在PLL電路201的后級配置SRC(Sampling?Ratio?Converter：采樣率轉換器)電路204，對該SRC電路204從基準時鐘產生電路203提供基準時鐘，利用該SRC電路204重新生成晶體精度下的時鐘信號。另外，例如，如圖7所示，還已知有雙向雙鏈接(twin?link)方式：即，將內置D/A電路202的信號接收裝置20作為主設備，將來自基準時鐘產生電路203的基準時鐘提供給D/A電路202，并且通過信號傳輸路徑50返回至CD傳輸器等信號發送裝置10一側以獲取同步。

而且，如圖8所示，還已知有大容量緩沖方式：即，在PLL電路201的后級配置大容量的存儲器電路205，對該存儲器電路205從基準時鐘產生電路203提供基準時鐘，從存放于該大容量的存儲器電路205的數字輸入信號中取出晶體精度下的時鐘。

此外，對于圖6至圖8中的與圖5相同的部分標注相同標號并省略重復說明。

另一方面，在圖像重放的領域中，申請了如下的時間軸校正裝置(例如，參照專利文獻1)：為了使得在圖像存儲器和圖像輸入裝置之間進行傳輸的數字數據的時間軸一致，通過每隔預定期間抽取信號或重復讀出，從而排除反復量化以高效地校正時間軸變動，生成輸出高畫質的圖像信號(例如，參照專利文獻1)。

專利文獻1：日本專利特開2006-180441號公報

然而，根據圖5所示的現有的PLL方式，由于需要同時對中心頻率進行跟蹤和除去抖動分量，所以對于除去時鐘所固有的中心頻率附近的低頻帶分量的抖動，由于會使跟蹤性能劣化而有限度，其成為SN比(Signal?toNoise?Ratio：信噪比)的性能劣化和音質劣化的主要原因。另外，根據圖6所示的SRC方式，雖然對于D/A電路202的基準時鐘產生電路203可減小至晶體精度，但對于傳輸系統中包含的抖動分量則無法與信號分量分離，其與上述的PLL方式相比沒有很大差別。

另外，圖7所示的雙鏈接方式中，雖然在性能上可將與傳輸系統相關的抖動、和D/A電路202的基準時鐘的抖動這兩者減小至晶體精度，但信號發送裝置10需要與外部時鐘對應。因而，在涉及多個重放源的情況下，需要與該數量相對應的信號傳輸路徑30、50，受到系統結構上的限制。

而且，根據圖8所示的大容量緩沖方式，由于會產生時間延遲，因此例如隨著經過一定播放時間，時間偏差會在數字輸入信號和模擬輸出信號之間逐漸擴大，特別是存在如下問題：無法用于要求需要使音頻和視頻同步的實時性的音頻視頻重放。

另外，根據上述的專利文獻1所披露的技術，雖然使每單位時間提取的相當于噪聲大小的圖像數據隨機分散，使得在視覺上沒有問題，但在將其用于音頻視頻重放的情況下，會產生音質的劣化。

發明內容

本發明是為了解決上述問題而完成的，其目的在于，提供如下的信號接收裝置及信號傳輸系統：數字輸入信號和模擬輸出信號之間的時間偏差極小，且可將抖動減小至晶體精度，并適合用于音頻視頻重放。