[發明專利]半導體裝置無效
| 申請號: | 200980115221.0 | 申請日: | 2009-04-10 |
| 公開(公告)號: | CN102017161A | 公開(公告)日: | 2011-04-13 |
| 發明(設計)人: | 大見忠弘;寺本章伸;黑田理人 | 申請(專利權)人: | 國立大學法人東北大學;財團法人國際科學振興財團 |
| 主分類號: | H01L29/786 | 分類號: | H01L29/786;H01L21/8238;H01L27/08;H01L27/092 |
| 代理公司: | 北京中博世達專利商標代理有限公司 11274 | 代理人: | 申健 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 裝置 | ||
1.一種半導體裝置,其特征在于,在22nm以上的微細化世代中,由溝道區域的雜質原子濃度的統計偏差決定的閾值電壓的偏差不會限制LSI的動作。
2.一種半導體裝置,其特征在于,在22nm以上的微細化世代中,由溝道區域的雜質原子濃度的統計偏差決定的閾值電壓的偏差的標準偏差小于LSI的電源電壓的23分之1。
3.一種大電流控制型積累型晶體管,是包括溝道區域及設在其兩端的源極、漏極區域的晶體管,是由n型半導體構成所述溝道區域并且載流子為電子、或者由p型半導體構成所述溝道區域并且載流子為空穴的積累型晶體管,其特征在于,僅在所述溝道區域中的柵極絕緣膜/硅界面以外的區域傳導載流子,并且包括可以利用施加在柵極電極的電壓對流過漏極電極的電流進行2位以上控制的動作區域。
4.根據權利要求3所述的大電流控制型積累型晶體管,其特征在于,在亞閾區域和含有晶體管的閾值的動作區域中,在所述溝道區域中的柵極絕緣膜/硅界面以外的區域傳導載流子;所述亞閾區域中流過晶體管的漏極電極的電流相對于施加在柵極電極的電壓的增加呈指數函數地增加。
5.根據權利要求4所述的大電流控制型積累型晶體管,其特征在于,所述溝道區域由SOI層構成,并且該SOI層的厚度小于100nm,該SOI層的雜質原子濃度高于2×1017[cm-3]。
6.根據權利要求3至5中任意一項所述的大電流控制型積累型晶體管,其特征在于,所述源極、漏極區域由與所述溝道區域同一導電型的半導體構成。
7.根據權利要求3至5中任意一項所述的大電流控制型積累型晶體管,其特征在于,所述源極、漏極區域由其功函數與所述溝道區域的半導體的功函數之差在0.32eV以下的金屬或者金屬半導體化合物構成。
8.根據權利要求7所述的大電流控制型積累型晶體管,其特征在于,所述溝道區域由n型硅構成,并且所述源極、漏極區域由其功函數在-4.37eV以上的金屬或者金屬半導體化合物構成。
9.根據權利要求7所述的大電流控制型積累型晶體管,其特征在于,所述溝道區域由p型硅構成,并且所述源極、漏極區域由其功函數在-4.95eV以下的金屬或者金屬半導體化合物構成。
10.根據權利要求3至9中任意一項所述的大電流控制型積累型晶體管,其特征在于,所述晶體管為常閉型。
11.根據權利要求10所述的大電流控制型積累型晶體管,其特征在于,將所述溝道區域由SOI層構成,并且在施加在柵極電極的電壓與施加在源極電極的電壓相等時,施加在漏極電極的電壓從0V變化到電源電壓時,在所述溝道區域和所述源極區域的接觸部分,使該SOI層的厚度小于形成于所述半導體層的耗盡層的厚度。
12.根據權利要求11所述的大電流控制型積累型晶體管,其特征在于,設定所述SOI層的厚度、所述SOI層的雜質原子濃度、以及所述溝道區域上的柵極電極的功函數,使得在施加在柵極電極的電壓與施加在源極電極的電壓相等時,施加在漏極電極的電壓從0V變化到電源電壓時,因在所述溝道區域和所述源極區域的接觸部分設在柵極絕緣膜上的柵極電極與所述溝道區域的半導體層的功函數差,而形成于所述半導體層的耗盡層在所述半導體層的深度方向沒有間斷地形成。
13.根據權利要求3至12中任意一項所述的大電流控制型積累型晶體管,其特征在于,所述SOI層的厚度在10nm以下,并且所述溝道區域的雜質原子濃度在5×1017[cm-3]以上。
14.一種大電流控制型積累型CMOS半導體裝置,其特征在于,包括至少2個權利要求3至13中任意一項所述的晶體管,其中一部分為n溝道晶體管,另一部分為p溝道晶體管。
15.根據權利要求14所述的大電流控制型積累型CMOS半導體裝置,其特征在于,所述n溝道晶體管及p溝道晶體管的溝道區域的至少一部分包括(100)面或者從(100)面起在±10°以內的面。
16.根據權利要求14所述的大電流控制型積累型CMOS半導體裝置,其特征在于,所述n溝道晶體管及p溝道晶體管的溝道區域的至少一部分具有(110)面或者從(110)面起在±10°以內的面。
17.根據權利要求14所述的大電流控制型積累型CMOS半導體裝置,其特征在于,所述n溝道晶體管的溝道區域的至少一部分包括(100)面或者從(100)面起在±10°以內的面,且所述p溝道晶體管的溝道區域的至少一部分包括(110)面或者從(110)面起在±10°以內的面。
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