[發明專利]具有柵極有源區域上的觸點的晶體管

有效

• 申請號: 200980114512.8
• 申請日: 2009-05-08
• 公開（公告）號: CN102007590A
• 公開（公告）日: 2011-04-06
• 發明（設計）人: H·E·羅茲
• 申請（專利權）人: 美商豪威科技股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 毛力

1.一種電路，包括：

晶體管柵極，其形成于集成電路的襯底上；

柵極絕緣體，其形成于所述晶體管柵極與所述集成電路的所述襯底之間，且其中所述柵極絕緣體的一部分為所述晶體管柵極界定有源區域；

絕緣層，其形成于所述晶體管柵極上；以及

金屬觸點插塞，其形成于直接在所述有源區域上的所述絕緣層的一部分中，所述金屬觸點插塞與所述晶體管柵極形成電接觸。

2.如權利要求1所述的電路，其特征在于，所述柵極絕緣體是氧化層。

3.如權利要求1所述的電路，還包括第一隔離區域和第二隔離區域，其置于所述襯底內以使得所述柵極絕緣體位于所述第一隔離區域與所述第二隔離區域之間。

4.如權利要求3所述的電路，其特征在于，所述第一隔離區域與第二隔離區域是淺槽隔離(STI)區域。

5.如權利要求1所述的電路，其特征在于，位于所述柵極絕緣體下的所述襯底的一部分用N型摻雜物摻雜。

6.如權利要求1所述的電路，其特征在于，所述晶體管柵極基本上由多晶硅、多晶硅/硅化物或金屬組成。

7.如權利要求6所述的電路，其特征在于，所述硅化物包括Ni、W、Ti或Co。

8.如權利要求7所述的電路，其特征在于，所述連接器插塞包括Ti/TiN/W金屬疊層、Ti/TiN/Al金屬疊層或Ti/TiN/Cu金屬疊層。

9.如權利要求1所述的電路，還包括配置于所述晶體管柵極與所述絕緣層之間的蝕刻停止層。

10.如權利要求9所述的電路，其特征在于，所述蝕刻停止層包括Ti，且形成為所述晶體管柵極的深度的四分之一的深度。

11.一種方法，包括：

在襯底內提供摻雜區域；

在所述摻雜區域上形成柵極氧化層；

在所述摻雜區域內形成第一隔離區域和第二隔離區域，使得所述柵極氧化層的一部分保持在所述第一隔離區域與所述第二隔離區域之間；

在所述柵極氧化層的保持部分上沉積晶體管柵極；

在所述晶體管柵極上沉積絕緣體區域；以及

形成金屬插塞，其垂直延伸穿過所述絕緣體區域以提供與所述晶體管柵極的電接觸，且至少部分地形成于位于所述第一隔離區域與該第二隔離區域之間的所述柵極氧化層的所述保持部分的一區域上。

12.如權利要求11所述的方法，其特征在于，所述金屬插塞形成為具有下端，所述下端在所述晶體管柵極的頂面之下且在所述晶體管柵極的底面之上。

13.如權利要求11所述的方法，還包括在所述晶體管柵極上提供觸點蝕刻停止層。

14.一種電器件，包括：

晶體管柵極，其置于襯底內；

柵極絕緣體，其置于所述晶體管柵極下，且其中所述柵極絕緣體的一部分控制所述晶體管柵極的有源區域；

第一隔離區域和第二隔離區域，二者各自置于所述有源區域的相對側上；

絕緣層，其置于所述晶體管柵極上；以及

金屬觸點插塞，其垂直延伸穿過直接位于所述有源區域上的所述絕緣層的一部分，所述金屬觸點插塞提供與所述晶體管柵極的電接觸。

15.如權利要求14所述的電器件，其特征在于，所述裝置是邏輯器件、CMOS成像器、CCD成像器或存儲器件。

16.如權利要求15所述的電器件，其特征在于，所述存儲器件是DRAM、SRAM或閃存器件。

17.如權利要求16所述的電器件，其特征在于，所述閃存器件基于NOR柵極技術。

18.如權利要求14所述的電器件，還包括經圖案化的金屬化層，所述金屬化層形成于所述絕緣層上，且電耦合至所述金屬觸點插塞的上端。

19.如權利要求14所述的電器件，還包括在所述晶體管柵極與所術絕緣層之間的界面上的蝕刻停止層。

20.如權利要求19所述的電器件，其特征在于，所述蝕刻停止層具有高于或等于大約10∶1的氧化物對柵極材料的蝕刻選擇比。